2026年全球半导体报告：堆叠得更高卖得更高

先进封装成为实现AI性能指数级提升的核心舞台。半导体行业正面临一个根本性挑战：AI基础设施爆炸性的性能需求正遭遇摩尔定律的终结。芯片制造成本越来越高，但性能提升

的回报却在递减。堆叠技术应对了这一需求，并正经历指数级增长。随着2.5D和3D集成对于后摩尔定律时代的性能以及AI驱动的计算效率要求变

得至关重要，芯片和晶圆堆叠市场规模到2030年可能扩大~7倍。诸如CoWoS、SoIC和HBM等封装中的堆叠技术，通过增加芯片互连带宽来实现更快的芯片性能，是AI芯片的关键赋能者。该技术也正被延伸至前端工艺，以推动即将到来的制程节点迁移。全球半导体：堆叠得更高，

卖得更高探讨这一多年趋势背后的技术、竞争格局以及主要受益者。此类技术可能为封装设备和材料公司创造巨大机遇。本黑皮书将重要披露及分析师认证信息请参见本报告附录。全球视角2026年3月订阅研报添加QQ群

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03-16投资组合经理摘要随着传统制程微缩放缓，先进封装正成为半导体性能提升的主要驱动力。由于制程节点微缩面临成本上升和物理极限，以及内存墙等互连瓶颈日益凸显，封装如今在延续系统级性能方面扮演着核心角色。订

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6对于高带宽内存（HBM）、晶圆上芯片基板（CoWoS）、3DIC（集成电路）、背面供电网络（BSPDN）以及CMOS键合阵列（CBA）等技术，其晶圆消耗量在2025年为每月

~500k片晶圆（wpm），到2030年应达到

~3.5百万wpm，这将显著驱动设备、材料和制造产能的需求。HBM产能预计将迅速扩张，到2027年达到~758kwpm，这得益于AI加速器和堆叠层数的增加。行业正从基于助焊剂的TCB工艺向无助焊剂工艺演进，并最终走向混合键合，以实现低于10μm的节距，从而在带宽、热管理和能效方面获得显著提升。CoWoS产能也在增长——预计到2027年可能达到~140kwpm——但仍将保持紧张。更大的芯片尺寸以及日益复杂的GPU和专用集成电路（ASIC）持续挑战封装极限。向‘晶圆级系统’方法的迁移——即一整片晶圆支撑一个大型器件——可能会进一步增加晶圆需求。订

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6对铜直接键合在I/O密度、能效和热性能方面带来了显著提升。AMD已实现混合键合3DIC的商业化，随着更多以AI为中心的架构出现，英特尔和博通也正朝着同一方向迈进。NAND和DRAM的CMOS键合阵列（CBA）技术正在取得进展。将存储单元与外围CMOS电路分离到各自优化的晶圆上，提升了I/O性能并允许更灵活的工艺条件。铠侠和长江存储已随着封装复杂度的增加，测试强度也在提升。更多的堆叠步骤和测试插入点、每层所需更高的良率以及更长的测试时间，都推升了测试需求。我们预测到2029年，测试市场增速将加快至~8%的年复合增长率，高于历史

%的水平。我们认为主要受益者包括：迪思科、爱德万测试、贝思半导体和揖斐电。2026年3月16日全球半导体：堆叠以求高，高价以求售

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。预计DRAM将紧随其后，包括潜在的多层（存储单元‑存储方案我们晶圆键合于NAND电路该技术单元开始+85229185704+85221232645

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A.Rasgon,Ph.D.JuhoHwangCarmineMilanoJackLin订阅研报添加QQ群

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03-162全球半导体：堆叠以求高，高价以求售订阅研报添加QQ群

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03-16封装与键合设备概览111先进封装的技术与工具测试概览129设备、主要厂商与结构性变迁DISCO—研磨机和切割机领域的优势供应商139对所有类型的先进封装都至关重ADVANTEST—先进测试领域的潜在最大受益者153在AI测试领域占据主导地位，进入壁垒高BESI—领先的键合技术提供商163混合键合技术有望在2030年前快速普及IBIDEN—先进GPU芯片基板领域的优势供应商177GPU基板复杂度的预

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03-16EMIB‑T—CoWoS的替代性先进封装技术55英特尔能否凭借EMIB‑T挑战台积电？逻辑芯片——背面供电技术面向2纳米及更先进节点65未来尖端制程性能提升的关NAND——CMOS键合至阵列（CBA）堆叠技术或将提升77性能始

于中国，全球采用DRAM——CBA堆叠技术或将赋能下一代架构85DRAM将追随NAND走向3D堆叠重要研究结论5后摩尔定律时代的半导体17堆叠技术或将占据舞台中心DRAM—高带宽内存或可满足对更快内存的需求29关键供应商与订报进添加QQ群

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03-16逻辑芯片—CoWoS或将打破内存墙37实现单芯片集成数百颗裸片全球半导体：堆叠得更高，卖得更高3测试强度呈现结构性增长99先进封装领域的高重要性环节目录订阅研报添加QQ群

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03--164全球半导体行业：堆叠更高，售价更高后摩尔定律时代，芯片与晶圆堆叠有望提升性能先进封装与堆叠是超越传统制程微缩、延续性能与经济效益的基石；我们预计到2030年，订

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一裸样片通置信于和运作，这在近期的AIGPU或ASIC芯片中尤为显著。除了提升互连速度，堆叠技术也正被前端制造工艺所采用。晶圆对晶圆（W2W）堆叠将原本在一个晶圆上制造的器件分离到两个或更多晶圆上。该技术已在互补金属氧化物半导体（CMOS）图像传感器（CIS）中应用多年，近期在NAND中的采用也日益增多。我们预计未来将有更多W2W键合技术应用于动态随机存取存储器（DRAM）、NANDCMOS键合阵列（CBA），以及采用背面供电网络(BSPDN）形式的逻辑芯片中。图表1展示了采用这些堆叠技术的高性能计算芯片可能的外观。该芯片由处理器（CPU或GPU）组成，这些处理器采用与3DIC或混合键合集成的芯粒技术制造。每个逻辑芯粒均采用背面供电网络（BSPDN）制造，通过从背面生长电源连接以获得更佳性能。同一芯片内还包含高带宽内存（HBM）和高带宽闪存（HBF）芯片，它们由堆叠的DRAM和NAND晶

粒构成。每个DRAM和NAND晶粒均采用晶圆对晶圆（W2W）键合技术制造。最后，处理订

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（或未来的面板级封装等技术）进行图表1：我们预计未来的AI和HPC芯片将采用多种形式的堆叠技术芯片将多个单D个芯片可以堆叠包括2）的订阅研报添加QQ群

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03_16来源：伯恩斯坦分析与预测重要研究结论

5重要研究结论集成。DRAM—HBM或可满足AI内存需求在HBM制造中，堆叠是实现成功量产的最关键工艺之一，这既关乎良率，也关乎制造成的堆叠技术。我们预计，到2026年底和2027年底，HBM硅通孔（TSV）产能将分别达到58.6万片/月和75.8万片/月（图表6）。2025年是增长较慢的一年，因为三星（已覆盖）存在未利用的产能需要在年内消化，但一旦Rubin平台开始上量，增长应会迅速恢复。随着更多订

研支

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03-16我们认为，由于良率方面的考量，未来的HBM世代——尤其是HBM4E及之后——可能必须采用无助焊剂热压键合等技术，这可能对供应链造成潜在干扰。6

全球半导体：堆叠更高，售价更高7.7%5.1%03

1624.1%18.5%14.1%40%35%30%25%20%15%10%5%0%37.8%32.8%46750162027E2028E2025E2026E2029E2030E3.6%20232024然而，其应用场景可能不会仅限于AI。到2030年，大多数DRAM和NAND芯片，以及许多先进逻辑芯片，无论应用于何种领域，都可能采用堆叠技术制造。我们估计，2025年仅有~500千片/月（kwpm）的晶圆采用了其中一种堆叠技术，相当于总晶圆消耗量的7.4%。我们预测，到2030年，采用某种形式堆叠技术的晶圆数量将达到

~3,500千片/月（图表2），渗透率将达到总晶圆出货量的

~38%（图表3）。其中，最大的贡献者预计将是H

BM、NANDCBA和DRAMCBA，而逻辑堆叠（CoWoS、3DIC、晶圆级多芯片模块（WMCM）和BSPDN）的规模可能较小，但价值更高。资料来源：

Yole

Intelligence，伯恩订坦阅

预报添加QQ群

95资料来源：

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Intelligence、Gartner、Bernstein分析与预测2023‑20自订阅研报添加QQ群

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透率耗技量的百分比堆叠技术渗晶圆消2030E术来堆叠30E：本。目前，采用非导电薄膜的热压键合（TC‑NCF）和批量回流塑封底部填充（MR‑MUF） HBM

CoWoS

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CBADRAMCBA1,9781,434992518210330图表3：我们预计到2030年，堆叠技术将占晶圆总消耗量的~38%图表2：我们预计采用堆叠技术的晶圆到2030年将增长~7倍HBM产能转向HBM4或HBM4E，HBM4较低的良率和设备吞吐量也将需要后端投入更多是HBM供应商采用的两种主流技术。图表4汇总了各供应商在不同代次HBM上可能采用4,0003,5003,0002,5002,0001,5001,0005000kwpm202420232025E2026E2027E2028E2030E2029E2,8613,499逻辑芯片—CoWoS或将打破内存墙目前最先进的逻辑处理器已采用2.5D和3D堆叠技术（图表5），以突破平面结构在带宽和

功耗上的瓶颈。台积电主导这一领域：其CoWoS平台已成为AIGPU的默认制程，而其混合订

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X3D和EPYCX系列的桌面及服务器CPU采用了无需中介层的纯SoIC堆叠方案。然而，这两者并非相互排斥；相反，这两种技术正日益结合使用。例如，AMD的MI300将

三个计算层与六个HBM立方体一同安装在CoWoS中介层上，或如博通最新的3.5DXPU采

用3D堆叠与2.5D封装相结合。随着台积电将CoWoS产能提升一倍以上，并将SoIC间距推

向6微米，我们预计未来几年，随着AIGPU和ASIC处理器对芯片间密度的需求进一步提升，

3D混合封装将超越2.5D封装实现更快增长。订阅研报添加QQ群

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03__16重要研究结论

7与于这足以实现GPU种方案的区别在为ACC至于HBM中的混合键合，自联合电子设备工程委员会于2024年放宽对HBM4的高度要求后，业界对其在HBM4时代内被广泛采用的预期已基本消退。然而，从HBM4E16层堆叠开始，混合键合仍可能与热压键合共存——尽管数量有限且主要用于更高端的型号——这纯粹是为了获得更好的性能、能效和散热，而非为了满足高度阈值。图表4：各代HBM堆叠技术概览资料来源：公司报告、伯恩斯坦分析与预测（HBM4

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6著名的是嵌入式多芯片互连桥‑T（且由于在基板中嵌入硅桥的难度（两种不同材料难以集成），可能导致生产良率较低。我们相信联发科（覆盖）正在并行评估EMIB和CoWoS，可能于2027年底及2028年更多时间进行生产，博通（覆盖）和Marvell（未覆盖）等其他客户也在评估。订阅研报添加QQ群

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供应链调研显示，苹果（已覆盖）可能在2026年从当前的集成扇出型（InFO）封装转向晶圆上芯片（CoW）封装。该芯片（A20）预计将首先用于iPhone18Pro和ProMax机型。在此迁移过程中，DRAM将从处理器顶部移至与处理器并排，通过模塑基板连接，全球半导体：堆叠更高，售价更高注：Shibaura、ASMPT和K&S不在覆盖范围内。资料来源：公司官网，Bernstein分析AIGPU和ASIC预计将驱动封装需求。我们预计AIGPU和ASIC将引领CoWoS产能扩张。我们预测英伟达（已覆盖）GPU出货量在2026年将达到1070万片，TPU为350万片，AMD（已覆盖）为64万片，亚马逊（已覆盖）ASIC为220万片。因此，我们预计CoWoS晶圆总出货量将在2026年增长73%至123万片，并在2027年再增长47%至177.6万片。受AI芯片强劲需求驱动，我们预计CoWoS产能将强劲增长，到2026年底和2027年底分别达到14万片和19.7万片（图表7和图表8）。

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，录从，并而将主要弱点在于缺乏经过验证的业绩记与台积电在美国的前端晶圆厂配对我们认为其在美国完成然而英特尔留在美国T封装可由环节EM整个生好处是图表5：先进封装方法及相关键合技术954675016

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3CoWoS产能220197200180140140120808060384017200订阅研报添加QQ群2023‑2

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954CoWoSWMCM046750163172031503400300200100Capacity(kwpm)CY2025ECY2026ECY2027ECY2024CY20233373注：HB代表混合键合，TCB代表热压键合。来源：台积电、英特尔、伯

恩斯坦分析订阅研报添加QQ群

954封装工艺在晶圆形态上完成。这降低了封装的总厚度，更重要的是，使得DRAM能够避开处理器散发的热量。我们的粗略测算表明，2026年需要88kwpm的CoW产能，2027年则需要175kwpm。这意味着，为支持2026年的Pro和ProMax版本，台积电需要在2026年底前额外增加38kwpm的WMCM产能（与当前InFO封装产能相比）；若所有iPhone机型均采用该技术，则到2027年底还需再增加88kwpm。综合来看，我们预计CoWoS+WMCM产能将在2026年加速扩张（图表9）。758586390270818006004002000三星

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ity(kwpm)，资料来源：TrendForce，伯恩斯坦分析与预测重要研究结论

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和3D集成技术，最突出争5D积系与供以提IB英的是E图表8封装技术密度772/毫米→

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→772/毫米2EMIB‑T：节距：45微米→35微米→

25微米FoverosDirect3D(混合键合)间距：10μm；密度：10,000/mm2Foveros‑S,R,B(TCB)间距：36微米→

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2TSMCCoWoS间距：40微米SoIC‑X(混合键合)间距：6μm→4.5μm→

3μmSoIC‑P间距：25μm→

16μm图表9：我们预计WMCM产能将在2027年超过CoWoS，合计产能将达到每月31.7万片晶圆2023-2027年预测：

CoWoS

+WMCM产能(台积电年末数据)图表7：我们预计2026年底CoWoS产能将达到每月14万片晶圆图表6：我们目前预测，到2026年底和2027年底，

TSV产能将分别达到586kwpm和758kwpm

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--恩1斯6坦分析与预测2.5D3D3DCapac

ity(kwpm)CY2027ECY2026ECY2025ECY2024CY2023160100逻辑芯片——面向2纳米及更先进节点的背面供电技术BSPDN（背面供电网络）是一种架构性转变，其电源线从硅晶圆的背面进行布线；而在传统的正面供电网络（FSPDN）结构中，用于信号和供电的金属互连层均构建在晶体管之上。随着晶体管数量增长，日益增加的互连开始导致布线拥塞和干扰，从而降低信号完整性；而更多的垂直层意味着供电路径更长，导致电压下降和可靠性问题。简而言之，BSPDN的核心概念是将信号布线与供电布线分离，从而无需将有限的正面互连资源同时分配给信号线和电源线。订

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，，因与信号线分开布线，为信号线留出了充足空间。我们预计英特尔将率先稳步提升BSPDN产能，随后是台积电和三星，到2030年底总产能将达到28.5万片/月（图表10和图表11）。在，于电为电或15因升的原减少度提小的速缩降的积压%面电10应源来供升带稳电资料来源：伯恩斯坦分析与预测资料来源：Bernstein分析及预测订阅研报添加QQ群

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ity(kwpm)2029年预测2026年预测2028年预测2030年预测2027年预测公司2026年预测2027年预测2028年预测2029年预测2030年预测逻辑芯片EUV晶圆产能(千片/月)TSMC525570630705790英特尔8095105115125三星738085100120总计6787458209201,035其中，背面供电网络节点（千片/月）TSMC英特尔三星总计增量--

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21.3%23.9%27.5%图表11：我们预计到2030年BSPDN产能将达到28.5万片/月‑年预测

背面供电网络产能图表10：2026‑30年背面供电网络产能预测55

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4565NAND—CBA堆叠技术有望提升性能下一个架构转变是NAND晶圆对晶圆键合，铠侠（覆盖）称之为CMOS直接键合至阵列（CBA，图表12），即CMOS外围电路和存储单元阵列分别在两片晶圆上制造，然后通过晶圆对晶圆键合技术结合在一起。这与当前的CUA工艺形成对比，后者是在同一片晶圆上制造CMOS和单元阵列。NAND制造商考虑采用NAND键合技术的主要原因是为了提升性能。理论上，CMOS键合阵列（CBA）技术可以提高存储单元的比特密度，并允许外围电路采用更先进的制程节点

——这反过来可能意味着，例如，输入/输出（I/O）速度得到提升。根据铠侠（Kioxia）的信订

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片晶圆上，由于布线简单得多，可以显著减少晶圆面积。初期，晶圆对晶圆（W2W）键合的良率仍有待提升，可能无法带来明显的成本优势（如果有的话）。然而，随着时间的推移，随着良率的改善，CBA技术的成本应该会下降，并可能相比当前工艺提供优势。未来（可能在2030年），晶圆对晶圆堆叠技术很可能将进一步演变为多键合堆叠。这涉及将两个存储单元阵列晶圆键合在一起，然后再与CMOS阵列键合。虽然这是一项更长期的

技术变革，但通往更多堆叠层数及在NAND制造中更广泛采用先进封装的技术路线图是明

确的。在产能方面，我们预计NAND键合技术的渗透率将进一步提升，并预计到2030年底将达到1,057kwpm（图表13和图表14）。图表12：当前主流技术为

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16（晶圆对晶圆键合）技术迁移降低了3A技术的，_1代来源：Kioxia、SKHynix、伯恩斯坦分析CBA堆叠设备

向晶圆键合技术迁移需要两个增量工艺：研磨和晶圆对晶圆键合。DISCO和东京精密（未覆盖）是研磨领域的领先厂商，而EVGroup（非上市公司）、东京电子和SÜSS

MicroTec（未覆盖）是晶圆对晶圆键合领域的主要厂商。订阅研报添加QQ群

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03__16尽管精确预测NAND晶圆对晶圆键合资本支出存在困难，但鉴于NAND产业所采用的庞大晶圆产能规模，这显然是一项重大的技术变革。先进封装已在逻辑芯片领域通过CoWoS封装以及结合HBM的逻辑芯片中得到应用，但其体量仍相对较小。我们预计到2025年底，HBM产能为~390千片/月，而CoWoS重要研究结论

11DRAM—CBA堆叠技术或将赋能下一代架构过去二十年，DRAM位密度提升主要依赖于特征尺寸的微缩，每个新制程节点都需要更高的光刻强度。未来两到三年，这一趋势预计将持续。此后，存储器制造商正计划向4F2单元架构进行重大转变，从传统的平面微缩转向，以减少对极紫外光刻（EUV）的依赖。我们预计4F2DRAM将在2028年左右于D0a节点进入早期生产阶段。除了4F2，三星和SK海力士预计将采用CMOS键合阵列（CBA）技术。在该工艺中，存储阵列与外围CMOS逻辑电路分别在独立的晶圆上制造，然后通过先进的晶圆对晶圆混合键合技术键合在一起，形成优化性能和空间效率的3D结构。订阅研报添加QQ群

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03--16CBADRAM架构的优势包括显著的芯片面积缩减、每片晶圆可产出的芯片数量增加、核心面积扩大、针对逻辑与存储晶圆的制造工艺优化、热稳定性增强，以及通过晶圆解耦提高良率。主要挑战12

全球半导体：堆叠更高，售价更高产能仅为~73千片/月。值得注意的是，尽管这些应用在技术上极具挑战性且备受追捧，但其晶圆消耗量级仍远不及NAND。不包括长江存储（YMTC，非上市公司）的产能，NAND产业产能为~1,600千片/月和~1,444千片/月。若NAND晶圆对晶圆堆叠的渗透率达到20%，其堆叠产能将超过H

BM产能。我们相信，从2026年起，这将成为迪思科、东京电子，以及东京精密等厂商的主要增长动力（图表13和图表14）。对于后道设备厂商而言，图表13：NAND

W2W渗透路线图示意图表14：我们预计NAND键合产能将在2030年1,2001,0571,0008925533101388006004002000Capacity(kwpm)2029年预测2028年预测2026年预测2030年预测2027年预测订阅研报添加QQ群

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03--162026‑2030年预测：NAND键合产能晶圆投片量

键合渗透率公司三星5600%10%30%60%75%铠侠46030%50%65%80%80%SK海力士2350%10%30%60%75%美光1550%0%10%30%60%其他340%0%0%0%0%总计（不含长江存储）1,4441383105538921,057隐含市场渗透率9.6%21.4%38.3%61.7%73.2%2024‑25年由AI驱动的HBM和先进逻辑封装强劲需求已成为主要驱动力。NAND混合键合很订阅研报添加QQ群

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6，伯恩斯坦分析与预测资料来源：DRAMeXchange，伯恩斯坦分析与预测可能成为下一个催化剂。测试强度的结构性增长半导体测试是制造供应链中默默无闻的英雄。它在确保所制造芯片的质量方面发挥着重要作用，在整个制造过程中需要进行多次测试插入和不同类型的测试。我们预测测试市场将订

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--16，6尤其是2.5D和3D封装，需要更多的测试以确保所需的良率和质量；(2)故障成本上升，促使功能和老化测试提前至晶圆级和裸片级进行；(3)制程节点迁移和芯片复杂度增加导致测试时间延长。图表17：测试市场增长正在加速2012‑2026年：测试市场规模及占半导体市场的百分比20122013201420152016201720182019202020212022202320242025202620271.6%1.4%1.2%1.0%0.8%0.6%0.4%0.2%0.0%总测试市场（爱德万）

测试占半导体市场百分比181614121086420USD

bn注：所有年份均为预估数据。资料来源：TechInsights预估（测试市场），Gartner（整体半导体市场），伯恩斯坦分析。重要研究结论

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033D堆叠。图表15：在传统DRAM存储器中，存储单元阵列和所有外围电路在同一晶圆上制造，并排布置；相比之下，

CBA技术允许它们在独立的晶圆上制造，然后通过晶圆对晶圆集成进行键合，形成单个3D堆叠芯片。仍在于管理键合过程中因机械应力导致的CMOS晶圆形变（图表15与图表16）。展望更远的未来，2032年之后，我们预计DRAM将追随NAND的发展轨迹，迈向真正的图表16：C2O对DRAM面积的影响：核心部分与存储单元完全重叠，实现16%的面积节省，而外围电路部分重叠，最多可节省12%，从而使每片晶圆的净芯片数量提升~22‑38%在2024‑2027年间增长2倍（图表17）。资料来源：三星，伯恩斯坦分析资料来源：伯恩斯坦分析随着芯片日益复杂，测试时间也呈指数级增长。IEEE的异构集成路线图指出，预计到2025年，SoC测试时间将比2017年延长10倍。到2031年，预计将比2017年延长50倍。因此，我们相信B200和GB200系列的测试需求将比H100和H200系列高出8倍或更多。通过估算每颗GPU的测试时间和设备利用率，我们估计2024年GPU测试机市场规模约为9亿美元。在GPU测试的推动下，我们预计SoC测试机市场将在2026年增长15%，达到74亿美元。我们预计爱德万测试将成为最大受益者，作为英伟达的独家供应商，并且我们相信它也将成为ASIC领域的主导（若非独家）供应商。订阅研报添加QQ群

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03--16然而，当多个裸片堆叠封装在一起时，良率会呈指数级下降。FormFactor（未覆盖）2022年的一项案例研究显示，即使单个裸片的良率相对较高或合理，采用小芯片封装技术的集成电路封装良率也可能极低。其假设条件是：GPU裸片良率为60%，HBM堆栈良率为80%，硅中介层良率为98%。如果不进行测试，包含两个SoC和八个HBM的完整封装良率将低至6%。即使进行完美测试，良率也仅为35%。该良率显著低于单裸片封装。订阅研报添加QQ群

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03--16与FormFactor2022年的研究相比，当今HBM的良率甚至更低。确保已知合格裸片的测试，对于将良率维持在较低区间的高端水平至关重要。订阅研报添加QQ群

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03--1614

全球半导体：堆叠至高，售价更高先进封装导致良率下降单个裸片的制造良率取决于技术成熟度和裸片尺寸。先进制程的良率通常较低，而更大的裸片尺寸会进一步使芯片良率对制造过程中产生的微小变化极为敏感。像英伟达B200中的GPU裸片，其良率通常低于50%，尤其是在制造商工艺控制不严的情况下。对于DRAM，裸片良率普遍可能在85%左右。爱德万测试是测试设备领域的领导者，尤其在SoC和存储器测试方面（图表18和图表19）。在SoC测试领域，我们认为爱德万测试作为英伟达GPU的独家供应商，将继续保持明显领先地位，并且在计算和消费类领域整体份额更高。在存储器测试领域，爱德万测试一直是

DRAM测试的主导供应商，2024年市场份额达71%。爱德万测试很可能成为不断增长的测试市场中的明确领导者及最大受益者芯片复杂度提升导致测试时间延长•爱德万测试可能继续受益于强劲的SoC测试需求，其中测试时间将随芯片复杂度增加而增长，但更重要的是，来自更多测试插入，例如增加的晶圆级和芯片级测试。HBM向

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6加。•Besi作为D2W混合键合领域的先驱者，拥有近乎垄断的市场份额，可能成为先进封装时代明确的长期赢家之一。尽管混合键合技术的采用时机不会立即到来，且TCB技术越来越不可能在近期提供重要研究结论

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0320%10%0%存储75.2%HBM70.7%DRAM2024年

：爱德万测试存储器测试机按类别划分的市场份额2024年：爱德万SoC测试机按类别划分的市场份额9100.0%订阅研报添加QQ群100%90%80%70%60%50%40%30%20%10%0%SoC

计算

英伟达AI

GPU我们在覆盖范围内识别出四家公司，它们很可能成为此次技术变革的主要受益者。•DISCO作为研磨机和切割机（各类堆叠和先进封装均需使用）的主导供应商，是先进封装时代最大的受益者之一。我们预计，随着AI相关动能持续，CoWoS产能增长将加速，HBM资本支出将恢复增长。此外，我们预计随着铠侠及潜在的三星采用NAND堆叠，以及台积电采用BSPDN，晶圆对晶圆（W2W）键合将加速。随着堆叠技术的进步，研磨机和切割机的规格必须提高，这将推高平均售价（ASP）并构筑更深的护城河。图表18：爱德万在SoC测试领域领先，尤其在计算领域，其占据英伟达AI

GPU测试100%的份额估值详情请参阅本黑皮书的披露附录。订

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5录4。6675016

03--16估值方法论风险投资启示注：英伟达市场份额为伯恩斯坦估算。资料来源：TechInsights，伯恩斯坦分析与估算注：HBM市场份额为伯恩斯坦预估。来源：TechInsights，伯恩斯坦分析与预估图表19：爱德万在DRAM，尤其是HBM领域领先62.7%60%76.4%58.1%40%支撑，但我们相信，若放眼短期之后，混合键合在逻辑芯片（ASIC和AIGPU，以及其

他3DIC）以及H

BM（在更高端型号中）的采用将不可避免。•揖斐电从ABF基板升级以及嵌入式多芯片互连桥接（EMIB‑T）等新技术的采用中受益最外，揖斐电很可能在Rubin平台上从欣兴电子（已覆盖）手中夺回份额，并在英伟达基板市场长期保持主导份额。揖斐电正积极开拓ASIC业务，并已取得一些进展，预计一两年后当ASIC基板复杂度提升时，该业务将变得更为重要。由英特尔开发的新型先进封装技术歌（已覆盖）的TPU和Meta（已覆盖）的MTIA

ASIC）采用，我们预计揖斐电将从2027财订阅研报添加QQ群

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全球半导体：堆叠至上，溢价销售

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，谷如板例基公司转移片圆项技术被AI芯复杂度从晶若此T后价值EM的用电采揖间升空提行率上平均售价和利润揖斐电带来更多的为高能更可从而EM大。在ABF基板升级方面，英伟达的Rubin基板迁移正在临近，其ABF含量价值将翻倍。此年（截至3月）起成为最大受益者。芯片与晶圆堆叠或将提升后摩尔定律时代的性能订

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6——自约10纳米节点起已失效（图表

3）。历史上，随着每次制程节点迁移，制造晶体管通常会变得更便宜——这已不再成立。因此，企业有动力寻找其他途径来延续摩尔定律，在提升性能的同时降低晶体管成本。然而，当前人工智能对高性能计算的需求日益强劲。这带来了制造更快芯片——逻辑芯片、DRAM和NAND——并突破放缓的摩尔定律极限的挑战。内存墙——即内存与处理器之间相对较慢的互连速度，相对于快速的处理器速度——是半导体系统性能需要克服的另一个瓶

颈。幸运的是，先进封装——特别是堆叠技术——正成为解决方案。堆叠（图表2）包括2.5D（将多个芯片置于中介层之上）或3D（将芯片彼此堆叠）。通过堆叠，多个芯片可以快速相互通信，并如同单个芯片般运作。这在AIGPU或ASIC芯片中最为显著，英伟达是最佳例证：Hopper芯片包含两个GPUdie和48个HBMdie（六组8层堆叠的HBM3），而BlackwellUltra包含两个GPUdie和144个HBMdie（十二组12层堆叠的HBM3E）。很快，RubinUltra很可能将拥有4个GPUdie和256个HBMdie（十六组16层堆叠的HBM4E，图

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03--16除了提升互连速度，堆叠技术也正被应用于前端制造工艺。晶圆对晶圆（W2W）堆叠将原本在单一晶圆上制造的部件分离到两个或更多晶圆上。这项技术已在CMOS图像传感器（CIS）中应用多年，近期在NAND领域的应用也日益增多。我们预计，未来将有更多W2W键合技术应用于DRAM和NANDCBA（CMOS键合至阵列），以及采用背面供电网络

（BSPDN）形式的逻辑芯片中。图表1展示了未来高性能计算芯片可能采用多种堆叠技术后的样貌。该芯片包含处理器（CPU或GPU），这些处理器采用通过3DIC或混合键合集成的芯粒技术制造。每个逻辑芯粒均采用BSPDN技术制造，通过从背面增加电源连接，实现了更好的性能和尺寸微缩。同一芯片内还包含HBM和HBF（高带宽闪存）芯片，它们是采用堆叠技术连接的DRAM和NAND晶粒。DRAM和NAND晶粒采用CBAW2W键合技术制造。最后，处理器、HBM和HBF均通过CoWoS（或未来的面板级封装等技术）进行集成。订阅研报添加QQ群

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03--16然而，其应用场景并不局限于人工智能。到2030年，无论应用领域为何，大多数DRAM和NAND芯片，以及许多先进逻辑芯片，都很可能采用堆叠技术制造。后摩尔定律时代的半导体

17后摩尔定律时代的半导体堆叠技术很可能将占据舞台中心资料来源：

Bernstein分析18

全球半导体：堆叠技术推高价值，售价水涨船高资料来源：

Bernstein分析与预测

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03--16图表2：多种先进封装与堆叠技术细分图表1：我们预计未来的AI和HPC芯片将采用多种形式的堆叠技术订阅研报添加QQ群来源：YoleIntelligence，伯恩斯坦分析与预测来源：YoleIntelligence，Gartner，Bernstein分析及预测后摩尔定律时代的半导体

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0324.1%18.5%14.1%7.7%5.1%40%35%30%25%20%15%10%5%37.8%32.8%2027E2028E2025E2026E2029E2030E3.6%20232024订阅研报添加Q954675016

03未来五年堆叠规模有望增长7倍

我们估计，2025年仅~500kwpm的晶圆采用了其中一种堆叠技术（图表7），相当于总晶圆消耗量的7.4%。我们预测，到2030年，采用某种堆叠技术的晶圆数量将达到~3,500kwpm（图表5），渗透率将达到总晶圆出货量的~38%（图表6）。其中，最大的贡献者可能来自HBM、NANDCBA混合键合以及DRAMCBA，而逻辑堆叠（CoWoS、3DIC、WMCM和BSPDN）的体量可能较小，但价值更高。95

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CBADRAMCBA图表3：摩尔定律的终结——提升芯片性能与降低功耗的成本正变得越来越高图表4：英伟达GPU是芯片堆叠（包括2.5D和3D）增加的典型案例图表5：我们预计采用堆叠技

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自术来堆叠30E：资料来源：台积电、英特尔、The

Waves、Bernstein分析资料来源：英伟达、Bernstein分析Q群kwpm202420232025E2026E2027E2028E2030E2029E2,8613,499不同堆叠技术的采用高带宽内存（HBM）

目前堆叠技术最大的应用场景是HBMTSV，我们估计其产能到2025年底约为390kwpm。我们预计到2027年，HBMTSV产能将几乎翻倍，达到758kwpm（图表8）。至于增量产

能，我们认为2025年已是低谷，并预计2026年将重新加速增长（图表9）。我们预计这一产能增长将由英伟达GPU和ASIC强劲的位元需求增长所驱动，我们相信该需求在2026年可能翻倍（图表10和图表11）。图表8：我们目前预测到2026年底和2027年底的TSV

图表

9：……以及2026年产能的另一个强劲增长年产能分别为586kwpm和

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03--162023-2027E：TSV产能增量（按供应商，

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ity(kwpm)CY2025ECY2026ECY2027ECY2023CY2024资料来源：TrendForce、DRAMeXchange、伯恩斯坦分析与预测资料来源：TrendForce、DRAMeXchange、伯恩斯坦分析与预测20全球半导体：堆叠技术，价值攀升图表7：不同封装技术的采用路线图资料来源：公司报告、Bernstein分析与预测（2026年起）12019661INFO与WMCM

扇出型集成封装（InFO）是目前用于iPhone的封装技术，市场预期该技术将于2027年迁移至晶圆级芯片模组（WMCM）（图表13），届时DRAM将从处理器顶部移至与处理器并排。我们对2026年和2027年产能的初步预估分别为每月8.8万片晶圆和17.5万片晶圆，WMCM产能将超过CoWoS（图表17）。订阅研报添加QQ群

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03--16资料来源：DRAMeXchange，伯恩斯坦分析与预测来源：DRAMeXchange，伯恩斯坦分析与预测COWOS

作为AIGPU和ASIC事实上的封装技术（图表12），其产能预计在2025年底达到80千片/月（图表14）。我们预计2026年将保持类似的增量产能扩张速度（图表15），到2027年总（图表16）。订阅研报添加QQ群

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21/ccusforodfnnrecowop1

www图表11：我们预计HBM的增量比特出货量将持续增长至2027年2024-2027E：

HBM比特增量出货量因。

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张13万片产能扩12的到进将达在激出货产能CoWoS晶和CoWoS预计2026日历年台积电的CoWoS我道此据背景下已被完全预订产能将达到197千片/订

0研报添加QQ群7图表10：我们预计未来三年HBM位元出货量将呈现强劲增长u

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其他807060504030201002023-2027E：按供应商划分的HBM需求2023财年2024财年2025财年预测2026财年预测2027财年预测

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(000s)62135资料来源：台积电订阅研报添加QQ群

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全球半导体：堆叠更高，售价更高来源：SK海力士图表13：苹果可能采用新的WMCM（并排式）封装，以取代当前的InFO（DRAM置于SoC之上）图表12：CoWoS采用2.5D封装技术，为AI和HPC集成处理器与HBM芯片群

9年底CoWoS产能资料来源：TrendForce，伯恩斯坦分析与预测图表16：我们预计2026年和2027年CoWoS晶

圆月出货量将分别达到1,230千片和1,776千片群资料来源：TrendForce、Bernstein分析与预测来源：TrendForce，伯恩斯坦分析与预测图表17：我们预计到2027年WMCM产能将超过CoWoS，两者合计产能将达到347kwpm资料来源：TrendForce、Bernstein分析与预测60037060504095467530016201002023财年2024财年2025财年预测2