2022年无经验求职FPGA笔面必刷题库及答案

2022年无经验求职FPGA笔面必刷题库及答案

一、单项选择题（每题2分，共20分）1.在VerilogHDL中，下列关键字用于定义模块输入端口的是A.outputB.inputC.inoutD.wire2.下列哪一种FPGA内部资源最适合实现高速同步FIFOA.LUTB.DSP48C.BlockRAMD.CarryChain3.对于Xilinx7系列器件，CLB中最小的可配置逻辑单元称为A.SliceB.LABC.ALMD.PFU4.在时序约束里，用于定义时钟周期的是A.set_false_pathB.set_multicycle_pathC.create_clockD.set_input_delay5.下列哪项技术可以有效降低FPGA配置位流的存储体积A.PartialReconfigurationB.BitstreamEncryptionC.BitstreamCompressionD.CRCChecking6.在FPGA设计流程中，负责将网表映射到具体硬件资源的步骤是A.SynthesisB.ImplementationC.SimulationD.Debug7.若触发器建立时间违例，最优先的优化手段是A.降低时钟频率B.插入流水线寄存器C.提高电压D.更换封装8.下列总线协议中，地址与数据分离开来且支持突发传输的是A.APBB.AHB-LiteC.AXI4D.UART9.在SystemVerilog断言中，用来表示“信号在下一周期保持高电平”的符号是A.1B.|=>C.|->D.[1:1]10.当使用片上PLL时，若输入时钟50MHz，输出时钟100MHz，则VCO工作频率最可能是A.50MHzB.100MHzC.300MHzD.600MHz二、填空题（每题2分，共20分）11.在Verilog中，用________语句可以描述组合逻辑的持续赋值。12.FPGA配置完成后，若DONE引脚未拉高，通常说明________阶段失败。13.XilinxFPGA中，每个BlockRAM36Kb可拆分成两个________Kb的独立端口。14.时序分析里，Slack=________Time–________Time。15.为了避免亚稳态，跨时钟域传递单bit信号常采用________级触发器同步器。16.AXI4-Lite接口不支持________传输，仅支持单次读写。17.在VHDL中，定义一个标准逻辑矢量信号a宽度为8位，写法为SIGNALa:________。18.若时钟树上插入BUFH，则其驱动的时钟区域数量最多为________个。19.使用DSP48实现25×18有符号乘法时，输入端口A宽度为________位。20.部分重配置设计中，静态区与可重配置区的边界必须使用________总线宏进行隔离。三、判断题（每题2分，共20分，正确打“√”，错误打“×”）21.综合工具能自动将for循环展开成并行硬件，因此无需手动展开。22.在FPGA中，Latch比Flip-Flop更节省面积且时序特性更好。23.设置set_false_path后，对应路径将不再进行静态时序分析。24.使用高电平复位比低电平复位在FPGA中更容易实现异步复位释放。25.AXI4-Stream接口必须依赖地址通道完成数据传输。26.增加Pipeline级数一定能提高系统最高时钟频率。27.在7系列器件中，CFGBVS引脚决定配置Bank的电压标准。28.若设计中出现组合逻辑环路，则静态时序分析工具会报错。29.使用片上逻辑分析仪ILA无需额外消耗BlockRAM资源。30.对于同一时钟域内的路径，hold违例通常可通过插入缓冲器解决。四、简答题（每题5分，共20分）31.简述FPGA中“建立时间”与“保持时间”的定义，并说明二者违例对系统的影响。32.说明BlockRAM与分布式RAM在资源来源、容量、速度三方面的差异。33.请给出三种常见的跨时钟域传输多bit数据的方法，并指出各自适用场景。34.描述XilinxFPGA从加电到用户逻辑开始运行的完整配置流程，并指出关键信号。五、讨论题（每题5分，共20分）35.某设计在Implementation后出现-0.2ns的SetupSlack，请从代码风格、约束、物理实现三个角度提出至少五条可行的改进策略。36.讨论在资源受限的低成本FPGA中，如何用DSP48Slice同时实现一个16阶FIR滤波器与一个PID控制器，并评估吞吐率与资源占用。37.部分重配置技术对在线升级系统的优势与风险有哪些？请结合比特流完整性、fallback机制、调试难度展开论述。38.对比AXI4-Full与AXI4-Stream在视频帧缓存应用中的带宽利用率、逻辑复杂度、实时性，并给出选型建议。答案与解析一、单项选择1.B2.C3.A4.C5.C6.B7.B8.C9.B10.D二、填空11.assign12.配置（或Startup）13.1814.Required,Arrival15.两（或2）16.突发（Burst）17.STD_LOGIC_VECTOR(7DOWNTO0)18.119.2520.ProxyLogic（或PR-Bridge）三、判断21×22×23√24×25×26×27√28√29×30√四、简答题（要点）31.建立时间指数据在时钟有效沿到来前必须稳定的最小时间；保持时间指数据在时钟有效沿到来后必须继续稳定的最小时间。建立违例导致采样失败，功能错误；保持违例可能产生亚稳态，使逻辑值不确定，系统崩溃。32.BlockRAM源自专用存储块，容量大（36Kb），速度高，支持真双口；分布式RAM用LUT实现，容量小（64bit/SLICE），速度快但占用逻辑资源，适合小容量FIFO或查找表。33.1)异步FIFO，适用高速连续数据；2)握手协议（REQ/ACK），适用低速控制总线；3)格雷码+双口RAM，适用多bit计数器跨域。34.加电→POR释放→配置时钟启动→PROG_B拉高→Bitstream载入→CRC校验→DESYNC→DONE拉高→GTS/GWE序列释放→用户逻辑激活；关键信号：INIT_B、DONE、PROGRAM_B、CCLK、M0-M2。五、讨论题（参考要点）35.代码：减少组合层级、重定时、流水线；约束：放宽伪路径、多周期路径、精细约束；物理：布局规划、复制高扇出、使用高速资源、降低电压温度、换速度等级器件。36.利用DSP48的预加器与乘法器时分复用：FIR系数存BRAM，PID系数存寄存器；时钟200MHz，复用率4，可得50M次/秒FIR输出与50M次PID输出；资源约16DSP48、2BRAM、<500LUT。37.优势：不停机升级、减小比特流、降低重构时间；风险：比特流损坏致系统崩溃、部分区故障影响整体