2020年长鑫存储校招面试+笔试全套试题及答案

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一、单项选择题（每题2分，共20分）1.在DRAM单元中，用于存储“1”与“0”的本质物理量是A.电容电荷量B.晶体管跨导C.位线电压差D.字线电流2.28nm节点以后，为解决铜互连电迁移问题，主流采用的阻挡层金属是A.TiB.Ta/TaNC.WD.AlCu3.下列哪一种缺陷最可能导致单比特失效但不会影响整行冗余修复A.字线断裂B.位线-位线短路C.存储节点与VDD短路D.接触孔开路4.在1T1CDRAM中，若单元电容为20fF，位线电容200fF，则电荷共享后读出电压摆幅约为A.50mVB.100mVC.200mVD.400mV5.用于表征栅氧质量，且与TDDB寿命呈指数相关的参数是A.QbdB.VtC.DIBLD.NBTI6.深亚微米工艺中，STICMP后最常见的缺陷是A.铜凹陷B.氮化硅剥离C.氧化物侵蚀D.多晶硅桥连7.在1GbDDR4芯片中，若采用8bank8n预取，则每次突发读写返回的数据量为A.32BB.64BC.128BD.256B8.下列哪一项不是BIST在DRAM测试中的优势A.降低ATE并行度要求B.实现高速老化C.减少探针卡针数D.完全替代功能测试9.当BLER=1E-4，ECC采用SEC-DED，每512B可纠1bit时，等效失效概率降至A.1E-6B.1E-8C.1E-10D.1E-1210.在3DNAND中，实现垂直方向单元选通的核心结构是A.GAAB.SONOSC.TCATD.VG-NAND二、填空题（每题2分，共20分）11.DRAM刷新操作本质上是补偿电容________造成的电荷泄漏。12.铜互连双镶嵌工艺中，先刻蚀________层再填充铜。13.在65nm节点，栅氧厚度已缩至________nm以下，需引入高k介质。14.写入恢复时间tWR定义了________结束到预充电命令的最小间隔。15.采用BISR时，冗余行地址通过________存储实现掉电不丢失。16.深紫外光刻中，193nmArF光源需配合________技术实现14nm分辨率。17.栅诱导漏极泄漏(GIDL)主要发生在________区，加剧单元关态漏电流。18.3DIC中，TSV典型深宽比控制在________:1以内以降低电镀缺陷。19.在DRAM测试向量中，MarchC-算法复杂度为________N。20.当温度升高10℃，铜互连电迁移寿命约下降________倍。三、判断题（每题2分，共20分，正确写“T”，错误写“F”）21.1T1CDRAM的读出属于破坏性读出，必须回写。22.NBTI效应会使PMOS阈值电压向负方向漂移。23.采用Low-k材料可降低RC延迟，但机械强度下降。24.在相同面积下，沟槽电容比堆叠电容更易获得大电容量。25.ECC只能纠正随机失效，对突发多位失效无效。26.铜电镀添加剂中加速剂主要抑制底部填充。27.字线爬坡电压(Vpp)高于VDD是为了克服阈值损失。28.3DNAND串数增加会提高单元读取电流。29.探针测试时，降低接触电阻可减少铝垫探针痕导致的可靠性风险。30.DRAM的tRCD是指行有效到列有效的最小时间。四、简答题（每题5分，共20分）31.说明DRAM“电荷共享”读出的物理过程及其对读出放大器设计的要求。32.列举并解释铜互连双镶嵌工艺中三种典型缺陷及其电性失效模式。33.简述ECC在服务器内存条中的实现流程，并指出其纠错能力与面积开销的权衡。34.说明深亚微米工艺下，STI应力对NMOS与PMOS迁移率的不同影响及工程改善方法。五、讨论题（每题5分，共20分）35.结合DRAM微缩极限，讨论EUV光刻、高k金属栅、新型电容结构三者如何协同延续摩尔定律。36.从器件-电路-系统三个层面，分析3DNAND垂直集成引入的可靠性挑战及对应解决策略。37.面对1αnmDRAM量产，讨论高纵横比刻蚀、钨填充、原子层沉积在字线制备中的关键工艺窗口。38.探讨BIST+BISR方案在千亿位级DRAM中的测试时间、良率提升与面积开销的综合优化路径。答案与解析一、单项选择题1.A2.B3.C4.B5.A6.C7.B8.D9.C10.C二、填空题11.漏电流12.介电13.1.214.写入15.eFuse16.多重图形17.栅-漏交叠18.1019.520.2三、判断题21.T22.F23.T24.F25.T26.F27.T28.F29.T30.T四、简答题（每题约200字）31.电荷共享读出：字线升压后单元电容与位线电容并联，电荷重新分配，电压摆幅ΔV≈Vcell·Ccell/(Ccell+Cbl)。要求读出放大器偏移<±50mV，回写时间<tRCD，采用交叉耦合锁存、均衡预充、冗余位线补偿技术。32.三种缺陷：①铜凹陷(Dishing)导致电阻升高；②侵蚀(Erosion)引起层间短路；③空洞(Void)造成开路。电性表现为RC延迟增加、漏电流或完全失效，通过CMP浆料优化、电镀添加剂、后退火改善。33.服务器DIMM采用72位数据+8位ECC，读写时ASIC计算syndrome，查表纠错。可纠1位检2位，面积开销≈12.5%，若采用Chip-kill则再增6位，权衡在于冗余线面积与系统可用带宽。34.STI应力：对NMOS产生张应力提升迁移率，对PMOS压应力降低迁移率。改善方法：引入SiGe源漏提供压应力，采用应力记忆技术(SMT)，优化STI填充氧化物高温退火条件，实现应力平衡。五、讨论题（每题约200字）35.EUV减少多重图形叠加误差，高k金属栅降低栅漏电流，新型柱状或埋入式电容提升单位面积电容量，三者协同可将单元面积缩小30%而保持信号电荷量，延续至少两代节点。36.器件层：电荷俘获导致VT漂移，采用SONOS优化；电路层：串扰与电流starvation，通过页缓冲分级sensing；系统层：温度梯度引起层间翘曲，引入TSV-keep-out-zone及热仿真补偿。37.高纵横比>60:1刻蚀需脉冲偏压+BCl3气体抑制微槽；钨填充利用WF6+SiH4两步沉积降低电阻；ALDTiN阻挡层厚度<2n