2026年电子信息工程(电子与信息工程)试卷及答案

2026年电子信息工程(电子与信息工程)试卷及答案1.单项选择题（每题2分，共20分）1.1某理想运算放大器工作于线性区，其反相输入端虚短电压为0V，若反馈电阻Rf=100kΩ，输入电阻R1=10kΩ，输入电压Vi=−0.2V，则输出电压Vo为A.+2V  B.−2V  C.+0.2V  D.−0.2V答案：A1.2在4GLTE下行OFDM系统中，子载波间隔Δf=15kHz，符号持续时间Ts（不含CP）为A.1/15kHz  B.1/30kHz  C.1/60kHz  D.1/120kHz答案：A1.3某8位ADC的参考电压Vref=5V，其量化步长为A.19.53mV  B.39.06mV  C.9.77mV  D.78.13mV答案：A1.4在CMOS反相器直流特性曲线中，噪声容限高低的决定因素是A.阈值电压  B.电源电压  C.转移特性曲线斜率  D.亚阈值摆幅答案：C1.5某BPSK系统在AWGN信道下，误比特率Pb=10⁻³所需的Eb/N0约为（已知erfc(2.3)≈10⁻³）A.6.8dB  B.7.3dB  C.9.6dB  D.10.2dB答案：B1.6在8086汇编中，指令MOVAX,[BX+SI+10H]的源操作数寻址方式为A.寄存器寻址  B.基址+变址+位移  C.寄存器间接  D.直接寻址答案：B1.7某FIR滤波器阶数为M，采用窗函数法设计，若要求过渡带宽Δω=0.04πrad，则近似所需窗长N为A.2π/Δω  B.4π/Δω  C.8π/Δω  D.π/Δω答案：B1.8在VerilogHDL中，下列可综合的循环结构是A.forever  B.repeat  C.while  D.for（已知循环次数为常数）答案：D1.9某电磁波在自由空间波长λ=0.12m，其频率为A.2.5GHz  B.3.0GHz  C.2.0GHz  D.1.5GHz答案：A1.10在TCP/IP协议栈中，负责端到端可靠传输的层次是A.网络接口层  B.网络层  C.传输层  D.应用层答案：C2.多项选择题（每题3分，共15分；多选少选均不得分）2.1下列属于低功耗CMOS设计技术的是A.多阈值电压  B.电源门控  C.动态电压频率调节  D.体偏置  E.增加扇出答案：ABCD2.2关于Z变换，正确的有A.单位圆对应离散时间傅里叶变换  B.收敛域包含单位圆则系统稳定  C.左边序列收敛域向内延伸  D.右边序列收敛域向外延伸  E.双边Z变换一定存在答案：ABCD2.3下列属于5GNR物理层信道的是A.PDSCH  B.PUSCH  C.PBCH  D.PCFICH  E.PRACH答案：ABCE2.4在嵌入式Linux驱动开发中，字符设备注册涉及的数据结构有A.file_operations  B.cdev  C.device  D.class  E.kobject答案：ABCDE2.5关于电磁波极化，正确的有A.线极化电场矢量端点轨迹为直线  B.圆极化轴比为0dB  C.左旋圆极化反射后变为右旋  D.椭圆极化轴比大于0dB  E.水平极化与垂直极化正交答案：ABCDE3.填空题（每空2分，共20分）3.1某理想低通滤波器截止频率fc=4kHz，对带宽为6kHz的模拟信号进行采样，根据带通采样定理，最低采样率fs=________kHz。答案：83.2在8086系统中，物理地址=段基址×16+偏移地址，若CS=1234H，IP=5678H，则当前指令物理地址为________H。答案：179B83.3某BJT共射放大器低频电压增益Av=−Rc/re，若Rc=2kΩ，室温下IE=1mA，则re=________Ω，Av≈________。答案：26；−773.4某256点基2-FFT复乘次数为________次。答案：10243.5在电磁波垂直入射理想导体表面时，反射系数Γ=________。答案：−13.6某系统函数H(s)=1/(s²+2s+5)，其阻尼比ζ=________。答案：0.4473.7在Verilog中，4’b1001>>>2的结果为________。答案：4’b00103.8某DRAM容量为1G×16bit，其地址线若行列复用，行地址线最少需要________条。答案：153.9在PythonNumPy中，生成10×10全零矩阵的命令为np.________((10,10))。答案：zeros3.10某B类功放理论最大效率为________%。答案：78.54.简答题（每题8分，共24分）4.1说明OFDM对抗频率选择性衰落的机理，并给出循环前缀长度设计的权衡因素。答案：OFDM将高速数据流并行调制到多个正交子载波，每个子载波带宽远小于相干带宽，等效为平坦衰落；循环前缀（CP）复制符号尾部置于前端，消除符号间干扰（ISI）并保持子载波正交。CP长度需大于信道最大时延扩展，过长则降低频谱效率，过短则无法完全消除ISI，设计时需在抗ISI能力与频谱效率间折中，通常取CP为符号持续时间的1/8~1/4。4.2画出CMOS反相器静态功耗组成示意图，并列举降低亚阈值漏电的三种电路级技术。答案：静态功耗包括PN结反偏漏电流、亚阈值漏电流、栅氧隧穿电流。降低亚阈值漏电技术：1.多阈值工艺（HVT器件用于非关键路径）；2.电源门控（休眠时切断电源）；3.体偏置（反向体偏置提高阈值电压）。4.3简述TCP拥塞控制中的“慢启动”阶段工作过程，并给出拥塞窗口ssthresh的初始典型值。答案：连接建立后拥塞窗口cwnd初始为1MSS，每收到一个ACKcwnd增加1MSS，呈指数增长；当cwnd≥ssthresh（初始常设为64KB）或发生丢包时进入拥塞避免。ssthresh作用为区分指数与线性增长阶段，防止瞬间注入过多数据导致网络拥塞。5.计算题（共41分）5.1模拟电路（10分）图1为两级放大器：第一级为共源（CS），MOS管gm=2mS，ro=50kΩ，漏极电阻RD=10kΩ；第二级为共射（CE），BJTβ=100，re=26Ω，集电极电阻RC=5kΩ，忽略Early效应。求总中频电压增益Av=vo/vi（dB）。答案：CS级增益Av1=−gm(RD∥ro)=−2mS×(10∥50)k=−16.67CE级增益Av2=−RC/re=−5k/26≈−192.3总增益Av=Av1·Av2≈3208→70.1dB5.2数字信号处理（10分）已知FIR滤波器h[n]={1,2,3,2,1}，n=0…4。输入x[n]=cos(πn/2)，求输出y[n]在n=0…7的数值，并计算其离散时间傅里叶变换H(e^{jω})在ω=π/2处的幅度。答案：y[n]=∑h[k]x[n−k]x[n]={1,0,−1,0,1,0,−1,0}y[0]=1·1=1y[1]=2·1+1·0=2y[2]=3·1+2·0+1·(−1)=2y[3]=2·1+3·0+2·(−1)+1·0=0y[4]=1·1+2·0+3·(−1)+2·0+1·1=−1y[5]=2·(−1)+3·0+2·1+1·0=0y[6]=3·(−1)+2·0+1·1=−2y[7]=2·(−1)+1·0=−2H(e^{jπ/2})=1+2e^{−jπ/2}+3e^{−jπ}+2e^{−j3π/2}+1e^{−j2π}=1−2j−3+2j+1=−1|H|=15.3通信原理（11分）某16QAM系统，符号速率Rs=4MBaud，滚降因子α=0.25，求：(1)占用带宽B；(2)比特速率Rb；(3)若接收机Eb/N0=12dB，求理论误符号率Pe（近似公式Pe≈4Q(√(4Eb/5N0))）。答案：(1)B=Rs(1+α)=4×1.25=5MHz(2)Rb=Rs·log₂16=16Mb/s(3)√(4Eb/5N0)=√(4×10^{1.2}/5)=√(4×15.85/5)=√12.68=3.56Q(3.56)≈1.84×10⁻⁴Pe≈4×1.84×10⁻⁴=7.36×10⁻⁴5.4电磁场与微波（10分）矩形波导a=2cm，b=1cm，填充空气，求主模TE₁₀的：(1)截止频率fc；(2)当f=12GHz时的相位常数β；(3)波导波长λg。答案：(1)fc=c/(2a)=3×10⁸/(2×0.02)=7.5GHz(2)k=2πf/c=2π·12×10⁹/3×10⁸=80πrad/mβ=√(k²−(π/a)²)=√((80π)²−(π/0.02)²)=π√(6400−2500)=π√3900≈61.6πrad/m(3)λg=2π/β≈0.032m=3.2cm6.综合设计题（共30分）6.1嵌入式系统（15分）设计基于STM32F103的恒温控制器：DS18B20温度分辨率0.1°C，设定温度Tset=35.0°C，允许误差±0.5°C，采用PWM驱动半导体制冷片。要求：(1)画出硬件连接框图（含MCU、传感器、MOSFET、H桥、电源）；(2)给出PID增量式算法伪代码，说明Kp、Ki、Kd整定思路；(3)给出温度采样中断服务程序流程，并说明如何避免DS18B20时序误差。答案：(1)框图：STM32←1-Wire→DS18B20；STM32TIM1PWM→MOSFET驱动→H桥→TEC；12V/5A供电经LDO→3.3V；NTC做冷端补偿→ADC。(2)伪代码：e=Tset−Tmean；Δu=Kp(e−e1)+Ki·e+Kd(e−2e1+e2)；u+=Δu；限幅0–999；e2=e1；e1=e；整定：先置Ki=0、Kd=0，增Kp至临界振荡，取Kp=0.45Kc；再增Kd抑制超调，最后加Ki消除静差。(3)中断流程：①关闭全局中断；②复位DS18B20→写SkipROM→写ConvertT；③延时750ms后触发另一个定时器；④在定时器中断中读Scratchpad→计算CRC→若正确则更新Tmean，否则丢弃；⑤采用状态机拆分1-Wire时序，禁止抢占，确保15μs精度。6.2FPGA高速接口（15分）需实现ADC（AD9625，12bit，2.5Gsps，双通道LVDS输出）与XilinxKintex-7FPGA接口。给出：(1)时钟结构：ADC提供DDRbitclock1.25GHz，FPGA如何采用MMCM生成内部采样时钟？(2)给出ISERDES原语级联方案，实现1:8解串；(3)给出静态时序约束模板，确保Setup/Hold裕量>0.1ns；(4)说明通道对齐（Bitslip）算法流程。答案：(1)采用MMCM，输入bitclock1.25GHz，倍频至2.5GHz作为ISERDES高速时钟，分频得到312.5MHz作为并行时钟。(2)每路LVDS→IBUFDS→ISERDES_2；BITSLIP_ENABLE=TRUE；DATA_WIDTH=8；级联MASTER/SLAVE实现1:8。(3)约束模板：create_clock-namebit_clk-period0.8[get_portsadc_clk_p]set_input_delay-clockbit_clk-max0.35[get_portsadc_data_]set_input_delay-clockbit_clk-max0.35[get_portsadc_data_]set_input_delay-clockbit_clk-min-0.35[get_ports