CN109712940B 半导体封装及其制造方法 （台湾积体电路制造股份有限公司）

US2014252646A1,201所述至少一个第一通孔的顶表面及所述至少一个第二通孔的顶表面与所述模塑层的顶表面实2介电层，位于所述模塑层之上，且所述至少一个第一通孔及至少一个至少一穿孔，其中所述至少一穿孔位于所述模塑层与所述的顶表面及所述至少一个第二通孔的顶表面层之上且电连接到所述至少一个第一通孔及所述3.根据权利要求1所述的半导体封装，其中所述第一芯片的厚度不同于所述第二芯片第一芯片，所述第一芯片上具有至少一个第一通孔，所述至少模塑层，包封所述第一芯片及所述第二芯片，且所述模塑层的顶表面不介电层，位于所述模塑层之上，且所述至少一个第一通孔及至少一个所述介电层中，其中所述至少一个第一通孔的顶表面与所述介电层的顶表面实质上共面，且所述介电层连续地在所述至少一个第一通孔及所述至少一个第二7.根据权利要求6所述的半导体封装，其中所述第一芯片的厚度不同于所述第二芯片9.根据权利要求6所述的半导体封装，其中所述模塑层的所述顶表面与所述第一芯片在载体上提供具有第一粘合层的第一芯片及具有第二粘合层的形成模塑层以包封所述第一芯片及所述第二芯片，且所述模塑层在所述模塑层之上的介电层中形成至少一个第一通孔及至少一个第二通孔的导电层；3形成所述导电层，以分别在所述第一芯片及所述第二芯片上形成所在所述模塑层之上形成所述介电层，以覆盖所述至少执行所述平面化工艺，以移除所述介电层的一部分来暴露出14.根据权利要求12所述的方法，其中所述形成所述至少一个第一通孔及所述至少一执行所述平面化工艺，以移除所述导电层的部分以及所述介置在所述介电层中的所述至少一个第一通孔及所述在所述介电层之上形成晶种层，其中所述晶种层形成在所述连接到所述至少一个第一通孔及所述至少一在所述第一芯片的第一表面上的第一粘合层及在所述第二芯片的第二表面上的第二所述模塑层的顶表面不高于所述第一芯片的第一顶表面及所述第二芯片的第19.根据权利要求18所述的半导体封装，其中所述第一顶表面与所述第二顶表面实质421.根据权利要求18所述的半导体封装，其中所述模塑层的厚度实质上等于所述第一第二芯片，所述第二芯片上具有第二粘合层，其中所述第一模塑层，包封所述第一芯片及所述第二芯片，其中所述模塑27.根据权利要求26所述的半导体封装，其中所述介电层接触所述第一通孔及所述第30.根据权利要求24所述的半导体封装，其中所述第一芯片的厚度不同于所述第二芯31.根据权利要求24所述的半导体封装，其中所述模塑层的所述顶表面与所述第一芯模塑层，包封所述第一芯片与所述穿孔，其中所述模塑层的顶表面不高35.根据权利要求32所述的半导体封装，其中所述模塑层的所述顶表面与所述第一芯36.根据权利要求32所述的半导体封装，其中所述第一芯片还包括位于所述有源表面5第一芯片，所述第一芯片上具有第一通孔及保护层，其中所模塑层，包封所述第一芯片与所述穿孔，其中所述模塑层的表面42.根据权利要求40所述的半导体封装，其中所述第一芯片与所述第二芯片的厚度不模塑化合物，包封所述第一芯片与所述第二芯片且暴露所述第一表面与所述第二表第一介电层，在所述模塑化合物的表面、所述第一芯片的所述重布线层，在所述第一介电层之上，通过所述第一通孔45.根据权利要求44所述的半导体封装，其中所述重布线层还包括位于所述第一介电包括位于所述第二介电层中的第一部分与位于所述第二介电层上且与所述第一部分一体46.根据权利要求45所述的半导体封装，其中所述第一导电图案与所述第二介电层及其中所述模塑化合物的厚度实质上等于所述第一芯片与所述第一48.根据权利要求47所述的半导体封装，其中所述第一芯片还包括穿过所述第一粘合650.根据权利要求44所述的半导体封装，还包括位于所述重布线层上方且电连接所述述第一通孔的总厚度不同于所述第二芯片与所述第二通孔的执行所述平面化工艺，直到所述穿孔的表面与所述介电层、所述第7一芯片上具有至少一个第一通孔及保护层，且所述至少一个第一通孔形成在所述保护层[0005]图1A至图1G是根据一些示例性实施例的半导体封装的制造方法中的各个阶段的[0007]图3A至图3I是根据一些示例性实施例的半导体封装的制造方法中的各个阶段的[0009]图5A至图5F是根据本公开一些示例性实施例的半导体封装的制造方法中的各个内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的8述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋[0014]也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫(testpad)，以便能够对三维封装或三维集成电路进行测试、对探针及/或探针卡(probe[0015]图1A至图1G是根据一些示例性实施例的半导体封装的制造方法中的各个阶段的如为玻璃衬底。另一方面，在一些实施例中，剥离层DB是在玻璃衬底上形成的光热转换(light-toheat-conversion，LTHC)释放层。在一些实施例中，粘合层103是管芯贴合膜[0017]参照图1B，在载体C之上设置有多个层间穿孔(throughinterlayervia，TIV)(application-specificintegratedcircuit，“ASIC”)芯片、高带宽存储器(highbandwidthmemory，HBM)芯片、传感器芯片、无线射频芯片(wirelessandradio第一通孔118设置在接垫114上并电连接到接垫114，且保护层120覆盖第一通孔118及钝化9138从有源表面132到第二通孔138自身的顶表面测量可具有介于约20μm到约25μm范围内的孔102的顶表面或与层间穿孔102的顶表面[0021]参照图1D，对模塑化合物140及第一芯片110的保护层120进行研磨直到暴露出第进行研磨直到暴露出第一通孔118的顶表面及第二通孔138的顶表面以及层间穿孔102的顶及第二芯片130的第二通孔138、以及层间穿孔102电连接的重布线层150形成在层间穿孔部重布线导电图案154包括多个接垫。在一些实施例中，上述接垫包括用于球安装(ballmount)的多个球下金属(under-ballmetallurgy，UBM)图案156a及/或用于安装无源组件的至少一个连接接垫156b。球下金属图案156a及连接接垫156b的数目在本公开中并无限制。[0024]参照图1F，在形成重布线层150之后，将多个导电端子160放置在球下金属图案placement)工艺或其他合适的工艺来将导电端子160放置在球下金属图案156a上且可通过顶表面及第一芯片110的第一通孔118的顶表面[0028]图3A至图3I是根据一些示例性实施例的半导体封装的制造方法中的各个阶段的有不同的厚度t1、t2。然而，通过调整第一粘合层104的厚度t1,及第二粘合层106的厚度t2,，使第一芯片110与第一粘合层104的总厚度实质上等于第二芯片130与第二粘合层106第一芯片110的有源表面112及第二芯片130的有源表面132以及层间穿孔102的顶部部分，也就是说，模塑层140a的顶表面低于第一芯片110的有源表面112及第二芯片130的有源表形成第一通孔118及第二通孔138。如图3C所示，模塑层140a不覆盖层间穿孔102从模塑层说，介电层142的顶表面高于层间穿孔102的顶表面且高于第一通孔118的顶表面及第二通使得介电层142的一些部分及层间穿孔102的一些部分被移除，且使得第一芯片110的第一(从模塑层140a的平面顶表面到介电层142’的平面顶表面测量)介于约5μm到约10μm范围以使得形成多个接触开口O来局部地暴露出层间穿孔102。接触开口O的数目对应于层间穿孔102的数目。在一些实施例中，介电层DI的接触开口O是通过激光钻孔工艺(laser述封装堆叠在集成扇出型封装10之上并电连接到集成扇出型封装10以使得制作出叠层封[0040]图5A至图5F是根据本公开的一些示例性实施例的半导体封装的制造方法中的各且第一芯片110的接垫114的一些部分及第二芯片130的接垫134的一些部分被开口144暴露部上形成晶种层148a；以及接着在晶种层148a上形成金属层148b并填充开口144。晶种层148a及金属层148b的形成方法及材料与图3C所阐述的晶种层及金属层的形成方法及材料一通孔118的顶表面及第二通孔138的顶表面以及层间穿孔102的顶表面与介电层1429的经一芯片上具有至少一个第一通孔及保护层，且所述至少一个第一通孔形成在所述保护层所述第二芯片的有源表面实质上共面。形成模塑层以包封所述第一芯片及所述第二芯片，且所述模塑层的顶表面不高于所述第一芯片的所述有源表面及所述第二芯片的所述有源出所述至少一个第一通孔的顶表面及所述至少一个第二通孔改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中