CN110610903B 半导体装置及其制造方法 （台湾积体电路制造股份有限公司）

US2015243544A1,2015US2017179241A1,2017.0US8039902B2,2011.10.18US8951910B2,2015.02.10本公开实施例提供一种半导体装置的制造极/漏极部件电耦合，移除接触插塞的一顶部以2形成一第一氮化硅部件和一第二氮化硅部件于一接触孔的侧壁表面通过选择性蚀刻移除该第一氮化硅部件和该第二氮化硅部件以分别形成一第一气隙2.如权利要求1所述的半导体装置的制造方法，其中该第一气隙形成于该接触插塞和隙形成于该接触插塞和该介电层之间以降低该接触插塞和一第二邻近栅极堆叠之间的一3.如权利要求2所述的半导体装置的制造方法，其中该第一气隙和该第二气隙的形成5.如权利要求4所述的半导体装置的制造方法，其中该第二层间介电层在该第一邻近6.如权利要求5所述的半导体装置的制造方法，其中该第一气隙和该第二气隙至少由9.如权利要求1所述的半导体装置的制造方法，其中该接触插塞包括一障壁层和一金形成该障壁层于该第一氮化硅部件和该第二氮化部件和该第二氮化硅部件接触的其他材料可以快至少10倍的速3第一氮化硅部件和第二氮化硅部件，位于一接触孔的侧壁第一栅极堆叠和该第二栅极堆叠之间的一介电层中一障壁层，由不同于氮化硅的材料所形成，且该障壁一金属填充层，包括一顶部和一底部，其中该顶部直蚀刻该第一氮化硅部件和该第二氮化硅部件而不实质的蚀形成一密封层于该金属填充层之上以覆盖该12.如权利要求11所述的半导体装置的制造方法，其中该密封层在该第一栅极堆叠和13.如权利要求12所述的半导体装置的制造方法，其中利用一物理气相沉积工艺形成该密封层，使得该密封层在该金属填充层的一顶表面下方不超过5纳米的一高度处接合该14.如权利要求11所述的半导体装置的制造方法，其中该第一气隙和该第二气隙的宽15.如权利要求11所述的半导体装置的制造方法，其中该金属填充层通过该第一气隙形成一第一氮化硅部件和一第二氮化硅部件于一接触孔的侧壁表面一金属填充层位于该障壁层之上，使得该金属填充层的一顶通过选择性蚀刻移除该第一氮化硅部件和该第二氮化硅部件以分别形成第一气隙和4其中该锥形厚度轮廓包括该障壁层的一上部的一第一厚度以及该障壁层的一底部的退火该金属层以形成一金属硅化物与该源极/漏极部件接触，且该障壁层与该第一氮一间隙，设置于该金属插塞和该层间介电层之间，其中该间22.如权利要求21所述的半导体装置，其中该覆盖层和该间隙之间的一界面高于该栅一接触插塞，设置于该基板上，该接触插塞包括一金属填531.如权利要求30所述的半导体装置，其中该层间介电层通过该间隙和一部分的该密32.如权利要求30所述的半导体装置，其中该密封层和该间隙之间的一界面高于该栅34.如权利要求30所述的半导体装置，还包括一硬罩幕层设置于该接触插塞和该密封36.如权利要求34所述的半导体装置，其中该密封层的一部分设置在该层间介电层和一间隙，设置于该障壁层和该层间介电层之间，其中该间及6[0001]本发明实施例涉及半导体装置及其制造方法，且特别涉及金属线之间气隙的形产的半导体装置变得比先前生产的半导体装置更小且其电路也变得更复杂。在集成电路极/漏极(S/D)部件和附近的栅极之间使用具有相对低的介电常数(k)的绝缘材料，像是低7[0010]图3A、图3B、图3C图显示图1所示方法的更多阶段期间的半导体装置的剖面示意8及其类似的用词是为了便于描述附图中所示的一个元件或部件与另一个元[0038]本发明实施例一般涉及半导体装置及其制造方法，且更特别涉及金属线(像是接触插塞和邻近栅极)之间气隙的形成。随着鳍状场效晶体管(FinFET)的技术不断朝向更小[0039]本发明实施例通过在形成接触插塞之后(不在其之前或同时)再形成气隙来避免较之下的蚀刻选择性来实现氮化硅部件的选择性移除。此处所公开的气隙的插塞后形成[0040]可使用各种制造方法来实现此处公开的气隙的插塞后形成。图1是根据本发明实个制造阶段中半导体装置100的部分或整体的局部示意剖面图描述[0041]半导体装置100可为或包括鳍状场效晶体管(FinFET)装置(鳍式(fin-based)晶体9管、p-型场效晶体管(p-typefieldeffecttransistors；PFETs)、n-型场效晶体管(n-typefieldeffecttransistors；NFETs)、金属氧化物半导体场效晶体管(metal-oxidesemiconductorfieldeffecttransistors；MOSFET)、互补式金属氧化物半导体(complementarymetal-oxidesemiconductor；CMOS)晶体管、双极性晶体管(bipolar铟(galliumindiumarsenide)、磷化镓铟(galliumindiump(galliumindiumarsenidephosphide)；或前述的组合。基板102可为绝缘体上半导体(semiconductor-on-insulator)基板，例如绝缘体上硅(silicon-on-insulator；SOI)基板、绝缘体上硅锗(silicongermanium-on-insulator；SGOI)基板、或绝缘体上锗p-型掺杂物和n-型掺杂物的组合所形成的掺杂区域。各个掺杂区域可直接形成在基板102进行离子植入(ionimplantation)制程、扩散制程、及/或其他合适的掺杂制程以在基板[0044]源极/漏极(S/D)部件106a和106b设置于基板102上，并且可包括用于n-型场效晶部件106a和106b可具有任何合适的形状，并且可完全或部分地埋入(embedded)主动区域[0045]层间介电(ILD)层110设置于基板102上。层间介电(ILD)层110可包括四乙氧基硅siliconglass；BSG)、及/或其他合适的介电材料。可通过等离子体辅助化学气相沉积[0046]栅极堆叠116a～116c可各自包括底部的栅极介电层和设置于栅极介电层上的栅极电极层。栅极介电层可包括SiO2或高介电常数(high-k)介电材料，像是氧化铪硅氧化钇(Y2O3)、钛酸锶(SrTiO3)、或前述的组合。可利用化学气相沉积(chemicalvapor(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN[0047]每一个栅极堆叠可耦合至邻近的栅极间隔物112。在一些实施例中，栅极间隔物设置于这样的栅极堆叠上并与这样的栅极堆叠电耦合，以将可调节的电压施加于栅极堆化物(germanosilicidation)。金属硅化物层可覆盖源极/漏极(S/D)部件106a和106b的重顶层表面上以及接触孔130a和130b较高的侧壁部分上的部分障壁层139。可利用干蚀刻或湿蚀刻制程。移除足够的障壁层139，使得氮化硅部件142a～142d的顶部暴露于大气环境(PVD)制程来沉积薄钴层作为种子层(以较慢的沉积速率但具有较好的品质)，接着利用化学气相沉积(CVD)制程来沉积厚钴层做为块状层(bulklayer)(以较快的沉积速率但可能[0057]在操作24处，方法10(图1)利用化学机械平坦化(chemicalmechanical称为导孔(via)、介层插塞(viaplug)、金属接触(metalcontact)、或金属插塞(metal[0059]在操作26处，方法10(图1)移除氮化硅部件142a～142d以分别形成气隙150a~二电容，气隙150c形成于接触插塞136b和邻近的栅极堆叠116b之间以降低其间的第三电容，且气隙150d形成于接触插塞136b和邻近的栅极堆叠116c之间以降低其间的第四电容。电容降低是因为空气具有约1的介电常数(k)，成(post-plugformation)带来了独特的蚀刻选择性考量，且传统方法无法实现这样的蚀142d的高度及/或宽度而精确地控制气隙的体积，因此可有效地控制栅极堆叠和接触插塞之间的寄生电容。可在没有潜在气隙损坏的情况下实现最适化的交流/直流(AC/DC)增益。3[0063]在操作28处，方法10(图1)通过形成覆盖气隙150a～150d的覆盖层或密封层152图3B所示，密封层152在栅极堆叠116a～116c的顶表面上方的一高度处接合(interfaces)气隙150a～150d具有非常小的宽度(例如，1～5纳米)以降低密封层152深入穿透至气隙介于2～7纳米之间。密封层152可使用任何合适的材料，只要其能够完全封闭气隙150a~150d以避免其他材料进入气隙150a～150d。在一实施例中，密封层152使用硅、氧化硅[0065]在操作30处，方法10(图1)形成两个额外层-包括一金属氮化物层154和一蚀刻停4)移除接触插塞136a和136b的较高部分，以分别在接触孔130a和130b中创造出两个凹部栅极堆叠116a～116c的顶表面上方[0068]在操作44处，方法40(图4)沉积硬罩幕层160于半导体装置100的顶表面之上(图[0070]在操作48处，方法40(图4)移除氮化硅部件142a～142d以分别形成气隙150a~如果在操作46的化学机械平坦化(CMP)制程中移除层间介电(ILD)层110的顶部，则气隙硅部件142a～142d可被完全移除而大致上(substantially)不影响其他周围的层。这样的蚀刻选择性现在额外取决于硬罩幕层160的可使用任何合适的材料，只要其能够完全封闭气隙150a～150d以避免其他材料进入气隙在接触插塞136a任一侧上的障壁层139的宽度介于1～2纳米之间；每一个气隙150a和150b第二氮化硅部件于一接触孔的侧壁表面上，其中所述接触孔设置于一介电层中和一源极/于凹部中；以及通过选择性蚀刻移除第一和第二氮化硅部件以分别形成第一和第二气隙。括形成一第二层间介电层于接触插塞之上，其中所述第二层间介电层覆盖第一和第二气层分别与第一和第二邻近栅极堆叠分离，其中所述第一层间介电层包括一低介电常数露出第一和第二氮化硅部件的顶表面以促进第一和第二氮化硅部件的移除。在一实施例部件比起与第一和第二氮化硅部件接触的其他材料可以快至少10倍的塞的一顶表面下方不超过5纳米的一高度处接合(interfaces)第一和第二气隙。在一实施(ILD)层分别与第一和第二栅极堆叠分离，其中所述层间介电层(ILD)包括一低介电常数为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实