CN110827912B 存储器控制器、存储器控制器的操作方法和存储器系统 （三星电子株式会社）

US2011029842A1,2011.US2017192843A1,2017.单独控制多个存储器单元的存储器控制器存储器单元相对应的多个累积错误模式信息中的至少一个；以及当纠错解码的结果指示失败2新分别与所述多个存储器单元相对应的多个累积错误模式信息中的至少一个累积错误模信息中的至少一个累积错误模式信息来调节所述多个控制信号中的其中，当所述纠错解码的结果指示成功时更新所述多个累积错将所述输出码字与根据所述纠错解码而产生的解码码字进行比较基于检测到的错误比特，更新所述多个累积错误模式信息中与所述第当更新后的第一累积错误模式信息的更新后的第一累积错误比特计数不小于第一阈积错误模式信息中与所述多个存储器单元中的第二存储器单元相对应的第二累积错误模控制信号中与所述第二存储器单元相对应的由所述存储器控制器基于所述多个控制信号将所述分段存储在所述多个存储器单元3码字电路，被配置为基于根据第一控制信号从第一存储器单元读第二控制信号从第二存储器单元读取的第二分其中，所述控制电路被配置为基于与所述第一存储器单元信息和与所述第二存储器单元相对应的第二累积错误模式信息中的至少一个来调节所述当基于所述比较的结果从与所述第一分段相对应的比特检测到至少一个错误比特时，当更新后的第一累积错误模式信息的更新后的第一累积错误比特计数不小于第一阈不小于所述第二阈值时，所述控制电路被配置为刷新所述第一存储器单元中存储的数据，所述控制电路还被配置为基于调节后的第一控制信号从所述第一存储器单元重新读所述码字电路还被配置为基于重新读取的第一分段和所述第二分段产生新的输出码所述ECC电路还被配置为对所述新的输出码字执行所述纠基于所述第一累积错误模式信息和所述第二累积错误模式信息中述第一存储器单元的第一读取电压电平和所述第二存储器单元的第二读取电压电平中的基于所确定的所述第一读取电压电平和所述第二读取电压电平中的所述至少一个来特值被解码为与第一比特值不同的比特值的第其中，所述第二累积错误模式信息包括第二比特错误模式信息4式信息指示从所述第二存储器单元读取的第二比特值被解码为与第二比特值不同的比特其中，所述控制电路被配置为基于所述第一比特错误模式信息式信息中的至少一个来调节所述第一读取电压电平和所述第二读取电压电平中的至少一存储器控制器，被配置为基于所述第一控制信号从所述第一存储器单元读取第一分其中，所述控制电路被配置为基于与所述第一存储器单元信息和与所述第二存储器单元相对应的第二累积错误模式信息中的至少一个来调节所述当基于所述比较的结果从与所述第一分段相对应的比特检测到至少一个错误比特时，当更新后的第一累积错误模式信息的更新后的第一累积错误比特计数不小于第一阈5[0002]本公开要求于2018年8月7日在韩国知识产权局提交的韩国专利申请No.10-2018-[0008]本发明构思的实施例提供了一种单独控制多个存储器单元的存储器控制器的操一控制信号从第一存储器单元读取的第一分段和根据第二控制信号从第二存储器单元读错误模式信息和与第二存储器单元相对应的第二累积错误模式信息中的至少一个来调节6二存储器单元相对应的第二累积错误模式信息中的至少一个来调节第一控制信号和第二根据第一控制信号从第一存储器单元读取的第一分段和根据第二控制信号从第二存储器单元读取的第二分段产生输出码字；纠错码(ECC)电路，被配置为对输出码字执行纠错解应的第一累积错误模式信息和与第二存储器单元相对应的第二累积错误模式信息中的至模式信息中的至少一个来调节第一控制信号和第二控制信号中的[0017]图5示出了图4的存储器控制器基于解码成功更新错误模式信息表的示例的示意[0020]图8示出了图4的存储器控制器根据解码成功刷新存储器单元的数据的示例的示[0025]图13示出了根据本发明构思的实施例的与存储器控制器解码成功的情况相对应[0026]图14示出了根据本发明构思的实施例的与存储器控制器解码失败的情况相对应7[0028]下面以使本领域普通技术人员可以实现本发明构思的程度详细并清楚地描述了路可以由专用硬件或由处理器(例如，一个或多个编程的微处理器和相关联的电路)来实[0030]根据以下描述的本发明构思的实施例的存储器单元可以意指可以响应于单独的[0032]根据本发明构思的实施例的存储器单元或存储器单元集合可以利用以下至少一MU1n；MU21、MU22至MU2n；以及MUn1、MUn2至MUnn(以下可以称为多个存储器单元MU11至[0034]存储器控制器100可以通过多个通道CH1、CH2至CHn向存储器200提供多个控制信号CTRL11至CTRLnn)和多个数据DATA11至DATA1n、DATA21至DATA2n、以及DATAn1至DATAnn控制信号CTRL21至CTRL2n和数据DATA21[0035]存储器控制器100可以基于分别与存储器单元MU11至MUnn相对应的控制信号来控8信号CTRL12来控制存储器单元MU12。存储器控制器100可以基于与存储器单元MU21相对应[0036]在实施例中，存储器控制器100可以传送选择信号，以用于单独控制存储器单元存储器控制器100可以基于控制信号CTRL11和指示存储器单元MU11的选择信号来控制存储[0037]存储器控制器100可以将数据存储在各个存储器单元MU11至MUnn中，并且可以从各个存储器单元MU11至MUnn读取存储的数据。例如，存储器控制器100可以将控制信号控制器100可以通过将不同的控制信号传送到一个通道来控制[0040]码字电路120可以将从ECC电路110提供的输入码字CW’划分成多个分段SEG1至[0041]控制电路130可以基于分别与存储器单元MU11至MUnn相对应的控制信号来控制各[0042]控制电路130可以将分段SEG1至SEGn分发并存储在存储器单元MU11至MUnn中。在实施例中，控制电路130可以将分段SEG1至SEGn分发并存储在连接到相同通道的存储器单另一实施例中，控制电路130可以将分段SEG1至SEGn分发并存储在连接到不同通道的存储器单元中。例如，控制电路130可以分别将分段SEG1至SEGn存储在存储器单元MU11至MUn1中。在另一实施例中，控制电路130可以以任何顺序将分段SEG1至SEGn存储在存储器单元[0043]控制电路130可以基于分别与存储器单元MU11至MUnn相对应的控制信号，读取被分发并存储在存储器单元MU11至MUnn中的分段[0044]码字电路120可以基于从存储器单元MU11至MUnn读取的分段SEG1至SEGn产生输出出码字CW可以包括在将分段SEG1至SEGn写入存储器单元MU11至MUnn或从存储器单元MU119以向主机提供解码的码字(即，纠错的码字)。ECC电路110可以向控制电路130提供解码结[0046]控制电路130可以基于来自ECC电路110的解码结果来调节与存储器单元MU11至积错误模式信息可以是基于从存储器单元输出的数据的错误比特而产生[0047]控制电路130可以调节控制信号，使得从存储器单元读取的分段的错误比特的数[0053]总线140被配置为提供存储器控制器100的组件之间的通道。处理器150可以控制[0054]RAM160可以用作存储器控制器100的缓冲存储器、高速缓冲存储器或工作存储器。RAM160可以存储处理器150执行的代码和命令，并且可以存储由处理器150处理的数可以管理关于与分段相对应的存储器单元的信息。控制电路130可以将分段存储在所指派[0057]存储器控制器100可以通过主机接180与主机通信。存储器控制器100可以通过存一个通道控制一个存储器单元的示例来描述存储器控制器100的操作，但是本发明构思不单元的读取电压电平改变的示例来描述存储器控制器100的操作，但是本发明构思不限于系统1000包括存储器控制器100和多个存储器单元210、220至2nO(以下可以称为存储器单以称为控制信号(CTRL1至CTRLn))来控制存储器单元210至2nO。存储器单元210至2nO中的[0061]控制电路130可以从存储器单元210至2nO读取存储的分段SEG1至SEGn。控制电路130可以基于与存储器单元210至2nO中的每一个存储器单元的读取电压电平相对应的控制单元210可以响应于控制信号CTRL1通过使用读取电压电平L1的读取电压输出第一分段模式信息AEPI来调节控制信号CTRL1至CTRLn。控制电路130可以基于与特定存储器单元相[0065]控制电路130可以基于控制信号管理表102管理与存储器单元210至2nO相对应的控制信号CTRL1至CTRLn。控制信号管理表102可以存储与存储器单元210至2nO中的每一个存储器单元相对应的控制信号。控制电路130可以基于累积错误模式信息AEPI来调节控制信号，并且可以基于调节后的控制信号来更新控制信号管理表102中存储的控制信号。之所示的控制信号管理表102可以分别针对存储器单元1、2至n(即，存储器单元210、220至[0066]如图3中所示，控制电路130可以基于累积错误模式信息AEPI2来调节控制信号至CTRLn的全部或一部分。这样，控制电路130可以更新控制信号管理表102的控制信号[0068]在下文中，将参考图4至图11更全面地描述根据本发明构思的实施例的存储器控参考图9至图11描述存储器控制器100根[0071]控制电路130可以从ECC电路110接收其中包括解码码字DCW在内的解码结果“成码字DCW进行比较来检测错误比特(图4的②)。控制电路130可以确定出现检测到的错误比[0072]控制电路130可以基于检测到的错误比特来更新错误模式信息表101中的与所确电路130检测错误比特并且更新错误模式[0073]控制电路130可以基于错误模式信息表101中的更新后的累积错误模式信息AEPI误模式信息AEPI相对应的存储器单元的控制信号CTRL。控制电路130可以根据调节后的控制信号来更新控制信号管理表102中的控制信号CTRL(图4的⑤-1)。将参考图6和图7A至图7C更全面地描述控制电路130基于累积错误模式信息AEPI调节控制信号C[0074]在更新后的累积错误模式信息AEPI满足预先设置的条件的情况下，控制电路130可以在无需调节控制信号CTRL的情况下刷新存储在与更新后的累积错误模式信息AEPI相对应的存储器单元中的数据。也就是说，控制电路130可以重写存储在存储器单元中的数存储器单元(图4的④-2)。控制电路130可以初始化错误模式信息表101中的与刷新后的存130刷新存储器单元并且初始化累积错误模式信息[0075]图5示出了图4的存储器控制器基于解码成功来更新错误模式信息表的示例的示特与解码码字DCW的比特分别进行比较，并且可以检测输出码字CW中的在值方面与解码码分段的比特与解码码字DCW的分段DSEG1至DSEGn中的每一个分段的比特进行比较来检测错错误比特包括在分段SEG2中。这样，控制电路130可以确定在第二存储器单元220处出现错误比特(参见图3)。和解码码字DCW，并且控制电路130可以将输出码字CW的特定分段与解码码字DCW的特定分[0078]控制电路130可以基于所确定的错误比特来计算每个存储器单元的错误比特的数模式信息可以是关于与比特错误类型中的每一个相对应的错误的数量的信息。在实施例出现第二翻转错误FE2)并且第二分段SEG2的第三比特值“0”被解码为不同的比特值“1”[0080]控制电路130可以基于如此计算的错误比特的数量和如此计算的比特错误模式信[0082]图5的实施例将错误模式信息表101示出为包括累积错误比特计数和比特错误模[0084]控制电路130可以确定更新后的累积错误比特计数是否不小于第一阈值并且小于压电平的参考值。第二阈值可以是用于在控制电路130不调节控制信号的同时执行任何其读取电压电平。这样，控制信号管理表102中的与第二存储器单元220相对应的控制信号[0086]控制电路130可以基于更新后的累积错误比特计数或更新后的比特错误模式信息计数成比例地在预设方向上增加读取电压电[0087]在下文中，将参照图7A至图7C更全面地描述控制电路130基于比特错误模式信息第二区域A2的大小相同，因此第一翻转错误FE1的数量可以与第二翻转错误FE2的数量相于第二区域A2的大小，因此将在第一区域A1中出现的第一翻转错误FE1的数量可以小于将于第二区域A2的大小，因此将在第一区域A1中出现的第一翻转错误FE1的数量可以大于将[0093]如上所述，控制电路130可以基于如参考图7A至图7C所述的比特错误模式信息来思不限于此，例如，控制电路130可以通过机器学习从比特错误模式信息获得读取电压电[0094]图8示出了图4的存储器控制器根据解码成功来刷新存储器单元的数据的示例的[0095]控制电路130可以确定更新后的累积错误比特计数是否不小于第二阈值。在更新后的累积错误比特计数不小于第二阈值的情况下，控制电路130可以刷新相关存储器单元的累积错误模式信息AEPI可以不与第二存储器单元220相关联。因此，控制电路130可以初始化错误模式信息表101中的与第二存储器单元220相对应的累积错误模式信息AEPI。如图8中所示，控制电路130可以将与第二存储器单元220相对应的累积错误比特计数初始化为式信息AEPI来调节与存储器单元相对应的控制信号。存储器控制器100可以基于存储器单息表101中的累积错误模式信息AEPI(图9的②)来调节控制信号CTRL(图9的③)。在实施例中，控制电路130可以调节与满足预设条件的累积错误模式信息AEPI相对应的存储器单元[0101]控制电路130可以基于调节后的控制信号CTRL来重新读取存储器单元中存储的分的分段SEG1至SEGn中的存储在与调节后的控制信号相对应的存储器单元中的分段SEG。也考图10更全面地描述控制电路130基于调节后的控制信号重新读取存储器单元中存储的分新读取的分段和先前读取的分段来产生新的输出码字NCW。ECC电路110可以对新的输出码操作和ECC电路110对新的输出码字NCW[0103]图10示出了图9的存储器控制器根据解码失败重新读取分段的示例的示意图。参累积错误比特计数是否小于第一阈值。在累积错误比特计数不小于第一阈值的情况下(如第n存储器单元2nO相对应的累积错误比特计数可以是“5”(参见图3中的存储器单元210、累积错误比特计数是否小于第一阈值。在与第一存储器单元210相对应的累积错误比特计小于第一阈值。在这种情况下，控制电路130可以调节第一存储器单元210的控制信号[0105]在实施例中，控制电路130可以基于累积错误比特计数或比特错误模式信息来确定与第一存储器单元210相对应的读取电压电平L1’。如图10所示，关于第一存储器单元路130可以基于与第一存储器单元210相关联的第一翻转错误FE1的数量和第二翻转错误于第一翻转错误FE1的数量和第二翻转错误FE2的数量[0106]控制电路130可以基于调节后的控制信号从存储器单元重新读取分段。在实施例中，控制电路130可以仅重新读取存储在存储器单元210至2n0中的分段SEG1至SEGn中的与[0107]图11示出了图9的存储器控制器根据解码失败再次执行解码的示例的示意图。参制电路130可以通过将解码码字DCW与新的输出码字NCW进行比较来检测错误比特。控制电路130可以基于检测到的错误比特来更新错误模式信息表101中的累积错误模式信息AEPI。控制电路130可以基于累积错误模式信息AEPI来调节控制信号，并且可以基于调节后的控误比特的解码码字DCW重写分段SEG1至但是控制电路130可以仅重新读取存储在与调节后的控制信号相对应的存储器单元中的分[0111]图12示出了根据本发明构思的实施例的存储器控制器的操作的流程图。参考图3中的每一个存储器单元相对应的累积错误模式信息AEPI，来调节多个控制信号CTRL1至累积错误模式信息AEPI中的至少一个来调节多个控制信号CTRL1至CTRLn中的至少一个控[0113]图13示出了根据本发明构思的实施例的与存储器控制器解码成功的情况相对应比特来更新错误模式信息表101中的累积错误模式[0114]在操作S113中，存储器控制器100确定更新后的累积错误模式信息AEPI的更新后S116中，存储器控制器100刷新存储在与更新后的累积错误模式信息AEPI相对应的存储器[0116]图14示出了根据本发明构思的实施例的与存储器控制器解码失败的情况相对应至2nO中的每一个存储器单元相对应的累积错误模式信息AEPI中的累积错误比特计数是否产生新的输出码字NCW。在操作S125中，存储器控制器100对新的输出码字NC