CN110890339B 封装结构及其制造方法 （台湾积体电路制造股份有限公司）

本揭露实施例是有关于一种封装结构及其2层间膜，夹置在所述介电层与所述图案化导电层之间，其3.根据权利要求1所述的封装结构，其中所述层间膜的第一表面物理接触所述图案化4.根据权利要求1所述的封装结构，其中所述纳米结构层的厚度绝缘包封体，包封所述半导体管芯，其中所述绝缘包封体的表多个导电元件，位于所述重布线路结构上且电连接布线路结构位于所述绝缘包封体与所述多个多个穿孔，排列在所述半导体管芯旁边且电连接到穿孔通过所述重布线路结构电连接到所述半导绝缘包封体，包封所述半导体管芯及所述多个穿孔，其中所述绝述半导体管芯的所述表面及所述多个穿孔的所述表面实质上共面的所述绝缘包封体的所多个导电元件，位于所述重布线路结构上且电连接布线路结构位于所述绝缘包封体与所述多个一个或多于一个半导体器件，设置在所述重布线路结构构，其中所述一个或多于一个半导体器件通过所述重布线路结构电连通到所述半导体管在所述半导体管芯上形成重布线路结构，其中所述重布在所述半导体管芯上沉积第一介电层，所述第一介电层暴露3在所述第一介电层上形成图案化导电层，并将所述图案化导电在所述图案化导电层上形成层间膜，其中所述层间膜在所述层间膜上沉积第二介电层，其中所述图案化导电层通过所在所述重布线路结构上形成多个导电元件，以将所述多个导电形成多个穿孔，所述多个穿孔排列在所述半导体管芯旁边，其中所述其中包封所述半导体管芯还包括将所述多个穿孔包封在所将一个或多于一个半导体器件设置在所述重布线路结构上并将所述一个或多于一个在所述绝缘包封体上形成重布线路结构，其中所述重布在所述半导体管芯上形成图案化导电层，所述图案化导电层电连接所述半导体管芯；在所述图案化导电层上沉积介电层，并在所述介电层与所在所述重布线路结构上形成多个导电元件，以将所述重布线在所述图案化导电层上沉积介电层包括对介电材料与包含小分子或寡聚物的添加剂在所述介电层与所述图案化导电层之间形成所述包括由多晶氧化铜构成的纳米结构氧化物构成的所述包括由多晶氧化铜构成的纳米4形成多个穿孔，所述多个穿孔排列在所述半导体管芯旁边，其中所述其中包封所述半导体管芯还包括将所述多个穿孔包封在所将一个或多于一个半导体器件设置在所述重布线路结构上并将所述一个或多于一个层间膜，夹置在所述介电层与所述图案化导电层之间，其中所5R2及R3各自独立地表示经取代的亚烷基或未经取18.根据权利要求16所述的封装结构，其中所述层间膜的第一表面物理接触所述图案619.根据权利要求16所述的封装结构，其中所述层间膜的厚度大于或实质上等于50纳绝缘包封体，包封所述半导体管芯，其中所述绝缘包封体的表多个导电元件，位于所述重布线路结构上且电连接布线路结构位于所述绝缘包封体与所述多个多个穿孔，排列在所述半导体管芯旁边且电连接到穿孔通过所述重布线路结构电连接到所述半导绝缘包封体，包封所述半导体管芯及所述多个穿孔，其中所述绝述半导体管芯的所述表面及所述多个穿孔的所述表面实质上共面的所述绝缘包封体的所多个导电元件，位于所述重布线路结构上且电连接布线路结构位于所述绝缘包封体与所述多个一个或多于一个半导体器件，设置在所述重布线路结构构，其中所述一个或多于一个半导体器件通过所述重布线路结构电连通到所述半导体管在所述半导体管芯上形成重布线路结构，其中所述重布在所述半导体管芯上沉积第一介电层，所述第一介电层暴露在所述第一介电层上形成图案化导电层，并将所述图案化导电在所述图案化导电层上形成第一层间膜，且所述第一层间膜共在所述图案化导电层上施加粘合剂前驱体，以在所述图案化7R2及R3各自独立地表示经取代的亚烷基或未经取代的亚烷基，其中n1及n2各自独立地8在所述第一层间膜上沉积第二介电层，其中所述图案化导电层通在所述重布线路结构上形成多个导电元件，以将所述多个导电在所述多个导电端子上施加粘合剂前驱体，以在所述图案化9形成多个穿孔，所述多个穿孔排列在所述半导体管芯旁边，其中所述其中包封所述半导体管芯还包括将所述多个穿孔包封在所将一个或多于一个半导体器件设置在所述重布线路结构上并将所述一个或多于一个(waferlevel)来与其他半导体器件或管芯一起进行处理及封装，且已针对晶片级封装可在切割(dicing)之后进一步整合[0005]图1至图15是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意性[0007]图17及图18是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的[0010]图21至图32是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意[0011]图33是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的[0014]图36至图42是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意[0015]图43是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的[0019]图47是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的第二特征之上或第二特征上可包括其中第一特征及第二特征被形成为直接接触的实施例，述图中所示一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向以外，所述空间相对性用语旨在涵盖器件在使用或操作中的不同取向。设备可被另外取向(旋转[0058]还可包括其他特征及工艺。例如，可包括测试结构，以帮助对三维(three-器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫，所述测试接垫使得能够对3D封装或3DIC进行测试、对探针和/或探针卡(probecard)进行合包括对已知良好管芯(knowngooddie)进行中间验证的测试方法来使用，以提高良率[0059]图1至图15是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意性是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法的流程图，其中是封装工艺的一部分。在图1至图15中，示出一个(半导体)芯片或管芯以表示晶片的多个或任何适合于为半导体封装的制造方法承载半导体晶片或重构晶片(reconstituted缓冲层116可为由聚酰亚胺、聚苯并恶唑(polybenzoxazole，PBO)、苯并环丁烯冲层116的顶表面可被整平且可具有高的共面度(degree实施例中，半导体管芯130-1、半导体管芯130-2及半导体管芯130-3被拾取并放置在载体130b部分地通过钝化层130c暴露出，导通孔130d分别设置在接垫130b上并电连接到接垫[0067]半导体衬底130s的材料可包括硅衬底，所述硅衬底包括形成于其中的有源组件(例如，晶体管和/或存储器，例如N型金属氧化物半导体(N-typemetal-oxide艺前端(front-end-of-line，FEOL)工艺中形成这种有源组件及无源组件。在替代实施例[0068]另外，半导体衬底130s可进一步包括设置在有源表面130a上的互连结构(未示无源组件提供布线功能的一个或多个层间介电层及一个或多个图案化导电层，其中接垫130b可被称为图案化导电层的最外层。在一个实施例中，可在工艺后端(back-end-of-specificintegratedcircuit，“ASIC”)芯片、传感器芯片、无线与射频(radio[0071]在某些实施例中，除半导体管芯130-1、半导体管芯130-2及半导体管芯130-3以芯130-3以及其它组件的例示是示意性的而非按比例绘制。在一个实施例中，半导体管芯半导体管芯130-2及半导体管芯130-3膜的两个相对侧物理接触半导体管芯130-2的背侧表面130f及剥离层114。在一些实施例化合物。在一些实施例中，绝缘包封体140可例如包含聚合物(例如环氧树脂(epoxy包封体140的热膨胀系数(coefficientofthermalexpansion，CTE)的无机填料或无机化3中的每一者的导通孔130d的顶表面及保护层130e的顶表面)通过绝缘包封体140’的顶表[0078]例如，可通过机械研磨(mechanicalgrinding)或化学机械抛光(chemical及半导体管芯130-1、半导体管芯130-2及半导体管芯130-3中的每一者的导通孔130d的顶案化导电层154及层间膜155夹置在层间膜151与介电层15体管芯130上施加粘合剂前驱体(图18所示步骤S41a-3)，在约30℃至约80℃的可工作温度(workabletemperature)下执行热工艺达1至5分钟以使粘合剂前驱体与半导体管芯130的芯130的导通孔130d的粘合剂前驱体(图18所示步骤S41a-5)；从而在导通孔130d上形成层骤以移除余留在半导体管芯130的导通孔130d上的任何非期望的物质或颗粒(图18所示步过在约30℃至约80℃的可工作温度下使用氮气达1分钟而可选地执行干燥步骤(图18所示[0084]其中以上化学式中的氮(N)原子分别键合到半导体管芯130的导通孔130d中包含通孔130d的Cu原子之间的交联，层间膜151a形成在半导体管芯130的导通孔130d的顶表面[0085]在以上化学式中，Ar是选自由以下化学式(1)至化学式(35)表示的芳环组成的群structure)的经取代的烷基链(alkylchain)或未经取代的烷基链、或者芳环(aromatic[0088]在以上化学式中，R2至R3各自独立地为经取代的亚烷基(alkylgroup)、酯基(estergroup)、胺基(aminegroup)、季铵阳离子(quaternaryammonium[0090]例如，图50局部示意性地示出层间膜151a与半导体管芯130的导通孔130d之间的上涂布粘合剂前驱体混合物，其中粘合剂前驱体混合物包括粘合剂前驱体的0.01重量%(wt％)至100wt％。换句话说，基于粘合剂前驱体混合物的总量，粘合剂前驱体的量为约构之上形成介电材料毯覆层(blanketlayer)以完全覆盖层间膜151a，并将介电材料毯覆O1通过层间膜151及介电层152-1以可被(photolithographyprocess)和/或刻蚀工艺(etchingprocess)而图案化的聚酰亚胺、聚可通过例如旋转涂布(spin-oncoating)、化学气相沉积(chemicalvapordeposition，CVD)(例如，等离子体增强型化学气相沉积(plasma-enhancedchemicalvapor及层间膜151中的开口O1中，以物理接触通过开口O1暴露出的半导体管芯130的导通孔层。晶种层153a可利用例如溅镀(sputtering)、物理气相沉积(physicalvapor6中所绘示结构之上形成导电材料毯覆层以完全覆盖晶种153a，并将导电材料毯覆层图案[0097]在一个实施例中，图案化导电层154-1可由通过电镀或沉积而形成且可利用光刻层153-1上形成层间膜155a。层间膜155a的形成与使用如图18所示方法中所述的粘合剂前层间膜155a同时物理接触晶种层153-1及图案化导些实施例中，在将介电材料毯覆层图案化以形成介电层152-2期间，也将层间膜155a图案化，其中在层间膜155a及介电材料毯覆层中形成多个开口O2以分别形成层间膜155-1及介的部分经由开口O2通过层间膜155-1及介电层152-2以可被触及的方与介电层152-2之间的粘合强度增强，且图案化导电层154-1与介电层152-2之间以及晶种述形成晶种层153-1的工艺及材料相同或相似，图案化导电层154-2的形成及材料与图7中所述形成图案化导电层154-1的工艺及材料相同或相似，层间膜155-2的形成及材料与图91及介电层152-2中的开口O2中，以除层间膜155-1的部分及介电层152-2的部分(通过开口O2暴露出)以外还物理接触通过开口O2暴露出的图案化导电层154-1。换句话说，晶种层与介电层152-3之间的粘合强度增强，且图案化导电层154-2与介电层152-3之间以及晶种所述形成层间膜155-1的工艺及材料相同或相似，且介电层156的形成/材料与如图10中所2及介电层152-3中的开口O3中，以除层间膜155-2的部分及介电层152-3的部分(通过开口O3暴露出)以外还物理接触通过开口O3暴露出的图案化导电层154-2。换句话说，晶种层间膜155-3夹置在图案化导电层154-3与介电层156之间，且夹置在晶种层153-3与介电层[0110]在一些实施例中，如图12中所示，图案化导电层154-3的部分通过形成在介电层的前侧重布线层。在一些实施例中，半导体管芯130位于重布线路结构150与缓冲层116之间膜155-3及介电层156)可被各别地称为重布线路结构150的第一构成层(firstbuild-up重布线路结构150可选地省略在图11中形成的第一构成层与在图12中形成的第一构成层二者。在替代实施例中，重布线路结构150中所包括的第一构成层的数目可为一个或多于一各自位于导电元件170中相应的一个导电元件与重布线路结构150的介电层156之间。由于图案160直接位于通过形成在介电层156及层间膜155-3中的开口O4暴露出的图案化导电层[0114]在一些实施例中，导电元件170通过重布线路结构150及晶种层图案160电连接到导电元件通过重布线路结构150及晶种层图案160中相应的晶种层图案电连接到半导体管芯130-2。举例来说，导电元件170中的一些导电元件通过重布线路结构150及晶种层图案电层156上并延伸到形成在介电层156及层间膜155-3中的开口O4中，以物理接触且电接触通过开口O4暴露出的图案化导电层154-3、以物理接触介电层156的部分及层间膜155-3的开口O4的侧壁完全被晶种层材料毯覆层覆盖。晶种层材料毯覆层的形成及材料与晶种层图案化光刻胶层的整个结构浸入镀覆溶液中，以将导电元件170镀覆在晶种层材料毯覆层上，导电元件170在位置上对应于通过形成在图案化光刻胶层中的开口暴露出的晶种层材晶种层材料毯覆层。在一个实施例中，通过例如使用氧等离子体等的可接受的灰化工艺(ashingprocess)和/或光刻胶剥除工艺(photoresiststrippingprocess)移除图案化[0118]在一些实施例中，使用导电元件170作为刻蚀掩模将晶种层材料毯覆层图案化以从缓冲层116上剥离。在一些实施例中，保持器件HD可为胶带(tape)、载体膜(carrier(singulation))工艺以将内连在其间的多个封装结构P1切分成各别的且分离的封装结构P1。在一个实施例中，所述切割(单体化)工艺是包括机械刀片锯切(mechanicalblade于如图19中所示导电元件170为焊球或BGA球的这种实施例，以球下金属(under-ball旁边且嵌入绝缘包封体140’中。在一些实施例中，导电柱CP可为穿孔，例如整合扇出型个实施例中，导电柱CP可通过(但不限于)以下方式形成：形成覆盖缓冲层116的掩模图案多个导电元件190，且多个UBM图案u2分别在导电柱CP中的一个导电柱与导电元件190中相sideterminal)的封装结构P3[0128]图21至图32是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意性剖视图。图33是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法[0129]在一些实施例中，利用图21至图29中所述工艺在半导体管芯130及绝缘包封体[0131]在晶种层SL1上形成图案化光刻胶层PR1，其中图案化光刻胶层PR1包括例如至少如图21中所示，部分的晶种层SL1分别通过形成在图案化光刻胶层PR1中的开口O6暴露出。在一些实施例中，图案化光刻胶层PR1的材料例如包括适合于例如使用掩模的光刻工艺或导电层254-1。在一些实施例中，通过镀覆工艺或任何其它适合的方法形成图案化导电层图案化导电层254-1可通过以下方式形成：通过电镀或沉积形成填充开口O6的金属材料以在一个实施例中，通过例如使用氧等离子体等的可接受的灰化工艺和/或光刻胶剥除工艺如图23中所示，晶种层253-1包括例如一个或多个彼此机械(物理性地)隔离且电隔离的导地)连接到且电连接到图案化导电层254-1中相应的一个图案化导电层。在一些实施例中，层153-1及图案化导电层254-1。层间膜255a的形成及材料与如在图4中根据图18所示方法料毯覆层以完全覆盖层间膜155a及通过层间膜155a暴露出的半导体管芯130及绝缘包封体电层254-1的顶表面S254-1及层间膜255-1的顶表面S255-1通过介电层252-1的顶表面255-1，图案化导电层254-1与介电层252-1之间以及晶种层253-1与介电层252-1之间的粘称为重布线路结构250的第三构成层(thirdbuild-uplayer)的一个层。注意，在本公开层254-2a。在一些实施例中，图案化导电层254-2a夹置在图案化导电层254-2b与晶种层中不再予以赘述。图案化导电层254-2a/254-2b中的每一者的形成及材料与图案化导电层种层253-2的侧壁被层间膜255-2包裹，其中图案化导电层254-2b的顶表面S254-2b被层间膜255-2的顶表面S255-2暴露出。层间膜255-2的形成及材料与层间膜255-1的形成及材料及图案化导电层254-2b的顶表面S254-2b通过介电层252-2的顶表面S252-2以可被触及的及晶种层253-2与介电层252-2之间的分层得以成层(fourthbuild-uplay层254-3通过晶种层253-3电连接到图案化导电层254-2b。晶种层253-3的形成及材料与晶如图28中所示，例如，图案化导电层254-3的侧壁及晶种层253-3的侧壁被层间膜255-3包案化导电层254-3与介电层252-3之间以及晶种层253-3与介电层252-3之间的粘合强度增[0150]在一些实施例中，晶种层253-4位于介电层252-3上并延伸到形成在层间膜255-3254-3。在一些实施例中，层间膜255-4及介电层252-4位于图案化导电层254-4及晶种层之间以及晶种层253-4与介电层252-4之间的分层得第三构成层的数目可为一个或多于一个，而重布线路结构250中所包括的第四构成层的数[0153]参照图30，在一些实施例中，在重布线路结构150之上依序形成多个晶种层图案路结构250及晶种层图案160中相应的晶种层图案电连接到半导体管芯130。已在图13所示252-2/252-3/252-4)通过层间膜(例如，151/155-1/155-2/155-3、255-1/255-2/255-3/[0160]图36至图42是根据本公开一些实施例的封装结构的制造方法中各种阶段的示意性剖视图。图43是示出根据本公开一些实施例的制造封装结构的重布线路结构/层的方法[0161]在一些实施例中，利用图36至图39中所述工艺在半导体管芯130及绝缘包封体半导体管芯130及绝缘包封体140’上形成介电层352。介电层352的形成及材料与介电层芯130的导通孔130d通过形成在介电层352中的开口O9以可被触及层354-1的形成及材料分别相同于或相似于晶种层153-1及图案化导电层154-1的形成及材导电层354-1嵌入介电层356a中，其中通过晶种层353-1及图案化导电层354-1暴露出的介354-1以及通过晶种层353-1及图案化导电层354-1暴露出的介电层352上涂布介电层356a：mol)的小分子(例如硅烷系小分子)或平均分子量约1000g/mol至约10000g/mol的寡聚物(例如聚乙二醇系寡聚物(polyethyleneglycolbasedoligomer)、丙烯酸酯系寡聚物形成充分固化的介电层356a’及层间膜355-1，其中层间膜355-1位于充分固化的介电层层间膜355-1形成有由晶粒大小(grainsize)为200nm或大于200nm的氧化铜构成的纳米结构。在一些实施例中，层间膜355-1包括由多晶氧化铜(p的氧化速率、晶体取向及层密度)能够通过调整用于形成介电层356a的介电材料混合物中电层356a的固化温度显著降低。在一个实施例中，热355-1独立地与介电层356-1分离。由于层间膜355-1夹置在图案化导电层354-1与介电层356-1之间以及晶种层353-1与介电层356-1之间，因此晶粒大小为200nm或大于200nm的层间膜355-1用作导电层与介电层(例如，图案化导电层354-1与介电层356-1、以及晶种层(这是由从导电层扩散到介电层的铜原子的扩散以及导电层中的晶粒的晶粒边界引起)显与介电层356-1之间以及晶种层353-1与介电层356-1之间的粘合强度增强，且图案化导电层354-1与介电层356-1之间以及晶种层353-1与介电层356-1之间的分层得以导电层354-3、层间膜355-3及介电层356-3。晶种层353-2、353-3的形成及材料与晶种层[0171]在一些实施例中，晶种层353-2位于介电层356-1上并延伸到形成在介电层356-1层354-2位于晶种层353-2上(例如，物理接触晶种层353-2)，其中沿方向Z在绝缘包封体2的侧壁被层间膜355-2覆盖。如图39中所示，例如，层间膜355-2电连接到图案化导电层2夹置在图案化导电层354-2与介电层356-2之间，且夹置在晶种层353-2与介电层356-2之过形成在介电层356-2中的多个开口O11暴露出以电连接到随[0172]在一些实施例中，晶种层353-3位于介电层356-2上并延伸到形成在介电层356-2层354-3位于晶种层353-3上(例如，物理接触晶种层353-3)，其中沿方向Z在绝缘包封体3的侧壁被层间膜355-3覆盖。如图39中所示，例如，层间膜355-3电连接到图案化导电层3夹置在图案化导电层354-3与介电层356-3之间，且夹置在晶种层353-3与介电层356-3之层356-3可被分别称为重布线路结构350的第五构成层(fifthbuild-uplayer)的一个层。[0174]参照图40，在一些实施例中，在重布线路结构350之上依序形成多个晶种层图案出的层间膜355-3的部分上，且晶种层图案160通过层间膜355-3电连接到图案化导电层电元件通过重布线路结构350及晶种层图案160中相应的晶种层图案电连接到半导体管芯据本公开一些实施例的制造封装结构的重布线路结构/层的方法的流程图。与先前所述的[0181]在一些实施例中，利用图47中所述步骤(工艺)在半导体管芯130及绝缘包封体有由晶粒大小为200nm或大于200nm的氧化铜构成的纳米结构。在一些实施例中，层间膜455-1至455-4包括由多晶氧化铜(Cu2O)构成的纳米结构层。在本公开中，层间膜455-1至1独立地且物理地与介电层456-1分离。由于层间膜455-1，图案化导电层454-1与介电层454-2b与介电层456-2之间以及晶种层453-2与介电层456-2之间，其中图案化导电层454-2之间的粘合强度增强，且图案化导电层454-2a、454-2b与介电层456-2之间以及晶种层层453-2及层间膜455-1电连接到图案化导电层454-1，且通过直接接触电连接到层间膜455-2，同时图案化导电层454-2b通过直接接触电连接到图案化导电层454-2a及层间膜层453-3及层间膜455-2电连接到导电层层453-4及层间膜455-3电连接到导层454-1的形成及材料与图22中所绘示图案化导电层254-1的形成及材料相似或实质上相材料与图23中所绘示晶种层253-1的形成及材料相似或实质上相同，且因此本文中不再予案化导电层454-1、层间膜455-1及介电层452-1)可被称为第六构成层(sixthbuild-up电层452-2)可被称为第七构成层(seventhbuild-uplayer)的一个层，层(例如，晶种层453-3、图案化导电层454-3、层间膜455-3及介电层452-3)可被称为第八构成层(eighth件170中的一些导电元件通过重布线路结构450及晶种层图案160中相应的晶种层图案电连来固定封装结构P10。在一些实施例中，从保持器件HD释放导电元件170以形成封装结构时以UBM图案u1替代晶种层图案160，参见图48中所绘示封装结构P11。在其它替代实施例电元件190及UBM图案u2的情况下进一步包括多个导电柱CP，参见图49中所绘示封装结构455-2/455-3/455-4中的每一者的厚度大于或实质上等于5nm且小于或实质上等于250nm。由于这种配置，所述图案化导电层中的一者与和其相应的一个介电层之间的粘合强度增化学式(24)、化学式(25)、化学式(26)、化学式(27)、中所述层间膜的厚度大于或实质上等于50纳米且小于或实质上等于350纳米。根据一些实与所述半导体管芯的所述表面及所述多个穿孔的所述表面实质上共面的所述绝缘包封体所述图案化导电层上施加粘合剂前驱体，以在所述图案化导电层上形成所述第一层间膜，化学式(8)、化学式(9)、化学式(10)、化学式(11)、所述多个导电端子上施加粘合剂前驱体，以在所述图案化导电层上形成所述第二层间膜，以下化学式(1)至化学式(35)表示的芳环及R3各自独立地表示经取代的亚烷基或未经取代的亚烷基，其中n1及n2各自独立地为1至键合到所述多个导电端子的所述粘合剂前驱体的部分；以及对所述第二层间膜进行干燥。置在所述重布线路结构上并将所述一个或多于一个半导体器件电连接到所述重布线路结构。介电层包括对介电材料与包含小分子或寡聚物的添加剂进行混合以形成介电材料混合物，所述图案化导电层之间形成所述纳米结构导电层包括使所述介电层及所述图案化导电层多于一个半导体器件设置在所述重布线路结构上并将所述一个或多于一个半导体器件电结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施