CN111081640B 半导体器件及其制造方法 （三星电子株式会社）

JP2007115988A,200提供了一种半导体器件及其制造方法，其芯片区域中的所述衬底上的第一低k绝缘膜，其包括介电常数小于氧化硅的介电常数的第一绝绝缘膜中的布线图案，所述第二低k绝缘膜包括所述第一绝缘材料；以及位于所述第一低k绝缘2位于所述第一芯片区域中的所述衬底上的第一低k绝缘位于所述划片道区域中的所述衬底上的布线结构，括第二低k绝缘膜和所述第二低k绝缘膜中的布线图案，所述第二低k绝缘膜包括所述第一位于所述第一低k绝缘膜与所述布线结构之间的第一保护绝缘膜，所述第一保护绝缘位于所述第一项目图案与所述第二项目图案之间的第三保位于所述第二芯片区域中的所述衬底上的第三低k绝缘膜，位于所述第三低k绝缘膜与所述布线结构之位于所述第一保护绝缘膜上的第二层间绝缘膜，其衬底，所述衬底包括第一芯片区域、第二芯片区域和位于所位于所述第一芯片区域中的所述衬底上的第一低k绝缘位于所述第二芯片区域中的所述衬底上的第二低k绝缘膜，位于所述划片道区域中的所述衬底上的第三低k绝缘膜位于所述第一低k绝缘膜与所述第三低k绝缘膜之间3位于所述第二低k绝缘膜与所述第三低k绝缘膜之间其中，所述第一低k绝缘膜与所述第三低k绝缘膜之间的距离不同于所述第二低k绝缘衬底，所述衬底包括芯片区域和围绕所述芯片区域的划片道区域括在所述芯片区域的外围的保护区域以及项位于所述第一层间绝缘膜上的低k绝缘膜，所述低k绝缘膜在所述保护区域中限定沟位于所述第一项目图案与所述第二项目图案之间的第二保4[0002]本申请要求2018年10月19日提交的韩国专利申请No.10-2018-0[0004]半导体芯片可以通过用于切割其上形成有集成电路元件的半导体晶片的小片锯止在小片锯切工艺中可能出现的裂纹的扩展，改善半导体器件的可靠性和/或生产率/产位于所述第一低k绝缘膜与所述布线结构之间的第一保护绝缘膜，所述第一保护绝缘膜包5数低于氧化硅的介电常数的第一绝缘材料；在所述保护区域中的所述低k绝缘膜中形成沟保护绝缘膜包括不同于所述第一绝缘材料的第二6[0036]图25至图27是示出根据本发明构思的一些实施例的制造半导体器件的方法的中[0037]图28至图31是示出根据本发明构思的一些实施例的制造半导体器件的方法的中在第一芯片区域MC1与第二芯片区域MC2之间沿着与第一方向X7[0048]根据一些实施例的半导体器件的各种项目图案可以形成在诸如TEG(测试元件组)模块、对准键和MI(计量和检查)的项目图案可以形成在项目区域CR[0053]第一布线结构310、第二布线结构320和第三布线结构330可以形成在第一层间绝结构330可以形成在项目区域CR的第一层间绝缘膜膜312和第一布线图案314，第二布线结构320可以包括第二低k绝缘膜322和第二布线图案[0056]第一低k绝缘膜312、第二低k绝缘膜322和第三低k绝缘膜332中的每一个低k绝缘绝缘膜来形成第一低k绝缘膜312、第二低k绝缘膜322和第三低k绝缘膜332中的每一个低k[0058]在一些实施例中，第一布线图案314和第二布线图案324可以分别电连接到衬底形成穿入第一层间绝缘膜200以连接第二集成电路元件TR2和第二布线图案324的第二下通8[0060]第三布线图案334可以包括项目区域CR中的各种项目图案。例如，第三布线图案[0061]第一布线图案314、第二布线图案324和第三布线图案334可以包括导电材料。例缘膜312的底表面的高度H11可以与第三低k绝缘膜332的底表面的高度H12[0064]第二层间绝缘膜400可以形成在第一布线结构310、第二布线结构320和第三布线二层间绝缘膜400中。第一导电膜414可以形成在第一芯片区域MC1的第二层间绝缘膜400434可以形成在项目区域CR的第二层间绝形成穿入第二层间绝缘膜400以连接第二布线图案324和第二导电膜424的第二上通路422。可以在第一保护区域PR1中的第二层间绝缘膜400和低k绝缘膜中形成第一沟槽T1。在一些9的第一层间绝缘膜200上。在一些实施例中，第一保护绝缘膜340可以围绕第一芯片区域可以在第二保护区域PR2中的第二层间绝缘膜400和低k绝缘膜中形成第二沟槽T2。在一些的第一层间绝缘膜200上。在一些实施例中，第二保护绝缘膜350可以围绕第二芯片区域[0072]在一些实施例中，第一保护绝缘膜340和第二保护绝缘膜350可以包括与低k绝缘[0074]图4示出了第一保护绝缘膜340与第一层间绝缘膜200之间的边界，以及第一保护一层间绝缘膜200之间的边界和/或第二保护绝缘膜350与第二层间绝缘膜400之间的边界以低于第一低k绝缘膜312的底表面的高度H11和第三盖顶绝缘膜410被示出为在第一保护绝缘膜340和第二保护绝缘膜350的各自顶表面上或覆一保护绝缘膜340和第二保护绝缘膜350可以形成为穿入或贯穿盖顶绝缘膜缘膜350)，可以有效地减少由于锯切刀片20或其它分割工艺而产生的裂纹30或防止其发[0085]图6是根据本发明构思的一些实施例的半导体器件的示意性布局图。图7至图9是[0087]第一外围区域DR1可以介于第一芯片区域MC1与第一保护区域PR1之间，并且第二[0088]在一些实施例中，布线结构可以形成在第一外围区域DR1或第二外围区域DR2构520被示出为由第二下通路220、第二布线图案324、第二上通路422和第二导电膜424形[0091]在一些实施例中，第一外围布线结构510可以包括在从划片道区域SL到第一芯片区域MC1的方向上依次布置的第一阻拦结构512、第一防护环结构514和第一裂纹检测电路MC2的方向上依次布置的第二阻拦结构522、第二防护环结构524和第二裂纹检测电路结构[0092]第一阻拦结构512和第二阻拦结构522可以阻止由锯切刀片20引起的裂纹(例如，第一保护绝缘膜340和第二保护绝缘膜350的各自底表面可以缘膜340和第二保护绝缘膜350的各自底表面的高度与第一低k绝缘膜312、第二低k绝缘膜322和第三低k绝缘膜332的各自底表面的高度低k绝缘膜312的底表面的高度H11以及第三低k绝缘膜332的底表面的高度[0097]图10是示出根据本发明构思的一些实施例的半导体器件的截面图。为了便于解缘膜340和第二保护绝缘膜350的各自顶表面的高度与第一低k绝缘膜312、第二低k绝缘膜322和第三低k绝缘膜332的各自顶表面的高度低k绝缘膜312的顶表面的高度H21以及第三低k绝缘膜332的顶表面的高度[0100]图10示出了相对于衬底100，第一保护绝缘膜340和第二保护绝缘膜350的各自底[0101]图11是示出根据本发明构思的一些实施例的半导体器件的截面图。为了便于解膜332彼此间隔的距离不同于第二低k绝缘膜322和第三低k绝缘膜332彼[0103]例如，第一保护绝缘膜340的宽度W11可以不同于第二保护绝缘膜350的宽度W1[0104]图12是示出根据本发明构思的一些实施例的半导体器件的截面图。为了便于解入第二层间绝缘膜400和盖顶绝缘膜410以连接第三导电膜434和导电焊盘620的第四上通导电焊盘620可以形成在第一芯片区域MC1和/或第二芯片[0112]例如，第三布线结构330可以包括彼此电分离的第一项目图案330a和第二项目图[0113]第一项目图案330a和第二项目图案330b被示出为沿第二方向Y布置，但是本公开案330b之间。例如，没有形成第三布线图案334的第三低k绝缘膜332形成在第一项目图案330a与第二项目图案330b之间，并且可以将第一项目图案330a与第二项目图案330b电分[0116]参照图16和图17，根据一些实施例的半导体器件还包括在第一保护绝缘膜340与[0122]例如，第一保护绝缘膜340可以包括彼此间隔开的第一部分保护绝缘膜340a和第膜350a和第四部分保护绝缘膜350b。[0123]在一些实施例中，第四布线结构335可以形成在第一部分保护绝缘膜340a与第二部分保护绝缘膜340b之间和/或在第三部分保护绝缘膜350a与第四部分保护绝缘膜350b之[0124]在一些实施例中，第四布线结构335可以包括第三低k绝缘膜332和第三布线图案保护区域PR1和第二保护区域PR2)中的[0127]可以例如在第一部分保护绝缘膜340a与第二部分保护绝缘膜340b之间和/或在第三部分保护绝缘膜350a与第四部分保护绝缘膜350b之间形成插入绝第一保护绝缘膜340的底表面的高度H13可以与插入绝缘膜370的底表面的高度二层间绝缘膜400的一部分和第一层间绝缘膜200的一部分，并且可以在第二层间绝缘膜400的一部分与第一层间绝缘膜200的一[0135]第一保护绝缘膜340可以形成在剩余保护区域RPR中的第一层间绝缘膜200上。在[0140]在一些实施例中，封装基板1100可以通过第二连接构件1400电连接到外部设仅是一个示例，半导体芯片1000可以通过诸如带式自动接合(TAB)的各种安装方法安装在[0142]模制构件1200可以形成在封装基板1100上。模制构件1200可以覆盖半导体芯片[0144]在下文中，将参照图1至图31描述根据本发明构思的一些实施例的用于制造半导[0145]图25至图27是示出根据本发明构思的一些实施例的制造半导体器件的方法的中中形成分别用于将第一集成电路元件TR1和第二集成电路元件TR2连接到布线图案304的第以在第二层间绝缘膜400中形成用于连接导电膜二布线结构320和项目区域CR中的第三[0157]在一些实施例中，第一沟槽T1和第二沟槽T2可以形成为暴露第一层间绝缘膜200的顶表面的一部分。第一沟槽T1和第二沟槽T2的各自底表面被示出为低于第一低k绝缘膜平面上或设置为与它们共面，或者可以与衬底100的顶表面设置在相同的平面上或设置为缘材料的介电常数的氧化硅。例如，第一保护绝缘膜340和第二保护绝缘膜350可以包括[0161]尽管第一保护绝缘膜340和第二保护绝缘膜350被示出为分别完全填充第一沟槽绝缘膜340和第二保护绝缘膜350的各自顶表面可以与第一低k绝缘膜312、第二低k绝缘膜322和第三低k绝缘膜332的各自顶表面设置在相同的平面上或设置[0162]也就是说，通过在与芯片区域MC相邻的划片道区域SL中形成第一保护绝缘膜340和第二保护绝缘膜350，可以提供一种能够以改善的可靠性和/或生产率/产量制造半导体[0163]图28至图31是示出根据本发明构思的一些实施例的制造半导体器件的方法的中二布线结构320和项目区域CR中的第三护绝缘膜340和第二保护绝缘膜350上形