CN111916499B 垂直场效应晶体管器件及其制造方法 （三星电子株式会社）

US9780197B1,2017.提供一种垂直场效应晶体管(VFET)器件及部上的栅极电介质层以及形成在栅极电介质层极电介质层的上部上，并在顶部S/D区与导体层构与底部S/D区之间。栅极电介质层的顶表面定位在与顶部间隔物的顶表面相同或基本上相同的高度处、或者定位为低于顶部间隔物的顶表2其中所述栅极电介质层的顶表面定位在与所述顶部间隔物的顶表面相同的高度处或其中所述栅极电介质层的在其上形成所述顶部间隔物的所述上部比所述栅极电介质2.根据权利要求1所述的垂直场效应晶体管器件，其中所述栅极电介质层的所述顶表3.根据权利要求1所述的垂直场效应晶体管器件，其中所述栅极电介质层的所述顶表其中所述顶部间隔物的一部分形成在所述栅极电介质层4.根据权利要求1所述的垂直场效应晶体管器件，其中所述横向厚度在所述栅极电介质层的所述上部处更大是由至少对所述栅极电介质层的氧高κ电介质层，共形地形成在所述界面层上，除了在所7.根据权利要求6所述的垂直场效应晶体管述顶部间隔物的侧壁和所述顶部源极/漏极区的侧壁上的夹层，以使所述垂直场效应晶体9.根据权利要求1所述的垂直场效应晶体管器件，其中所述顶部间隔物的垂直厚度大3气隙间隔物，形成在所述顶部源极/漏极区与所述栅极结构的所述导体层的顶表面之高κ电介质层，共形地形成在所述界面层上，除了在所12.根据权利要求11所述的垂直场效应晶体管器件，其中所述栅极电介质层沿着所述鳍结构的所述侧壁具有均匀的厚度，除了在所述高κ电介质层延伸地形成在所述底部间隔述底部源极/漏极区上且在所述栅极结构和所述夹层之下的底部间隔物，并且所述栅极结构包括在所述鳍结构的所述侧壁上的栅极电介质层和在所述栅极电介质层上从所述叠层的顶表面蚀刻所述叠层，以从所述叠层的所述顶表面将所述鳍结构，使得所述栅极电介质层的所述上部定位在所述导体层的顶表面所在的平面之上；在所述鳍结构的顶表面、所述栅极结构的顶表面和所述夹层的侧壁上形成顶部源极/14.根据权利要求13所述的方法，还包括至少在所述导体层上并且在所述栅极电介质层的所述上部的侧壁与所述夹层的所述侧壁之间15.根据权利要求14所述的方法，其中所述栅极电介质层的顶表面定位在与所述顶部17.根据权利要求14所述的方法，其中所述顶部间隔物还形成在所述栅极电介质层的18.根据权利要求14所述的方法，其中所述栅极电介质层的在其上形成所述顶部间隔4所述鳍结构的所述侧壁的下部具有均匀的横19.根据权利要求18所述的方法，其中所述横向厚度在所述栅极电介质层的所述上部处更大是由至少对所述栅极电介质层的氧化或再氧5[0002]已知VFET在按比例缩放上(inscale)优于常规平面场效应晶体管(FET)，因为更[0005]发明构思的各种实施方式涉及一种垂直场效应晶体管(VFET)器件以及制造该[0006]这些实施方式可以提供具有改善的栅极结构性能的VFET器件以及实现改善的壁上的夹层以及在鳍结构上的掩模层，该叠层还包括在底部S/D区上且在栅极结构和夹层6方式仅被提供来使得本公开将是透彻和完整的，并将发明构思充分传达给本领域技术人[0016]这里提供的实施方式没有被排除与也在这里提供的或没有在这里提供但与发明7用词典中定义的那些术语应当被解释为具有与它们在相关领域的背景下的含义一致的含性实施方式，半导体叠层100可以通过化学机械抛光(CMP)操作来提供，该化学机械抛光[0024]半导体叠层100包括形成在衬底(未示出)上的底部S/D区110、形成为变成VFET的沿着鳍结构120的侧壁共形地形成。栅极结构130至少包括栅极电介质层131和导体层132，并且栅极电介质层131至少包括形成在鳍结构120的侧壁上的界面层131-1以及形成在界面层131-1上的高κ电介质层131-2。半导体叠层100还包括形成在栅极结构130的侧壁上的夹[0025]鳍结构120可以由半导体外延物(或外延层)形成，该半导体外延物(或外延层)生材料形成。底部S/D区110可以通过用一种或更多种掺杂剂(诸如用于p沟道VFET的硼(B)和[0026]栅极电介质层131的界面层131-1可以已经使用选自一氧化硅(SiO)、二氧化硅面层131-1可以被提供用于不仅保护鳍结构120而且促进高κ电介质层131-2在其上的生长[0027]高κ电介质层131-2可以由具有大于7的介电常数值的金属氧化物材料或金属硅酸而不是必须地，高κ电介质层131-2的材料可以是具有大于15的介电常数值的HfO2和/或[0029]影响栅极结构130的性能的参数之一可以是沿着鳍结构120的侧壁形成的栅极电8[0032]根据一示范性实施方式，对半导体叠层100施加的前述蚀刻操作可以包括湿蚀刻极结构130之上并在鳍结构120与夹层140之间。顶部间隔物170和底部间隔物160可以由硅氧化物(SiO2)、硅氮化物(SiN)以及具有小于3.5的介电常数值的任何低κ材料(诸如SiCOH相同或不同的材料形成，并可以用于使栅极结构130分别与顶部S/D区180和底部S/D区110[0035]顶部S/D区180形成在鳍结构120和顶部间隔物170之上且在夹层140之间的位置。半导体外延物可以用一种或更多种掺杂剂(诸如用于p沟道VFET的硼(B)和用于n沟道VFET或硅氮氧化物(SiON)的氧化物材料形成的至少界面层131-1在用于形成VFET的后续操作期间暴露于空气从而引起对包括界面层131-1的栅极电介质层131的顶表面131T的氧化或再[0039]与先前的实施方式类似，本实施方式始于通过CMP操作(而不限于此)提供图2A所作以去除栅极结构230的部分和掩模层250。这里，栅极结构230被蚀刻使得栅极电介质层231的部分和导体层232的部分从图2A所示的栅极结构230的顶表面去除不同的深度。换言9体层232的顶表面232T所在的平面之上的特定垂直长度的部分(以下称为“栅极电介质层构220的上部220U与栅极电介质层231的上部231U一起采取在夹层240之间从导体层232的顶表面232T所在的平面突出的形式。此外，通过此蚀刻操作，栅极电介质层231的顶表面231T定位为高于导体层232的顶表面232T，并与鳍结构220的顶表面220T共面或基本上共于氧化或再氧化而横向地增大，包括EOT可能最大的部分)保留在导体层232的顶表面232T体层232的顶表面232T所在的平面之下的下部231L(在该处不发生EOT增大)也可以沿着鳍结构220的侧壁220S保持均匀薄的横向厚度或基本上均匀薄的横向厚度，从而没有不利地[0043]本实施方式的蚀刻操作也可以通过如图1B所示的之前实施方式中执行的相同的270被形成为使得VFET的顶部间隔物270的底表面仅接触栅极结构230中的导体层232的顶电介质层231-2的栅极电介质层231的顶表面231T共面[0046]因此，即使EOT在栅极电介质层231的上部231U处增大，栅极电介质层231的其中EOT增大的上部231U垂直地位于其中导体层232未形成在栅极电介质层231的一侧处的顶部间隔物270内，并且垂直地位于顶部间隔物270外面的栅极电介质层231的下部231L和导体层232的横向厚度沿着鳍结构220的下部220L不改施方式的蚀刻操作以及形成顶部间隔物270的后续操作能够形成改善的[0048]另外，在图2B的蚀刻操作之后将保留的栅极电介质层231的上部231U的量可以被确定为使得栅极电介质层231的上部231U的(在该处EOT增大而使栅极结构230的性能劣化)的部分的垂直长度可以小于或等于顶部间隔物27[0050]与之前的实施方式类似，本实施方式始于通过CMP操作(而不限于此)提供图3A所331的部分和导体层332的部分从图3A所示的栅极结构330的顶表面去除不同的深度。换言体层332的顶表面332T所在的平面之上的特定垂直长度的部分(以下称为“栅极电介质层构320的上部320U与栅极电介质层331的上部331U一起采取在夹层340之间从导体层332的[0053]然而，图3B所示的根据本实施方式的蚀刻操作与图2B的之前实施方式的不同在质层331的上部331U的垂直长度小于鳍结构320的上部320U的垂直长度，鳍结构320的上部331的上部331U处，栅极电介质层331的位于导体层332的顶表面332T所在的平面之下的下部331L(在该处不发生EOT增大)也可以沿着鳍结构320的侧壁320S保持均匀薄的横向厚度[0055]本实施方式的蚀刻操作也可以通过如图1B和图2B所示的之前实施方式中执行的[0057]图3C所示的根据本实施方式的形成顶部间隔物370的操作与图2C所示的之前实施质层231的顶表面231T共面或基本上共面)不同，本实施方式的顶部间隔物370被形成为使得顶部间隔物370的顶表面370T定位为高于包括界面层331-1和高κ电介质层331-2的栅极[0059]因此，即使EOT在栅极电介质层331的上部331U处增大，栅极电介质层331的其中EOT增大的上部331U垂直地位于其中没有形成导体层332的顶部间隔物370内，并且垂直地位于顶部间隔物370外面的栅极电介质层331的下部331L和导体层332的横向厚度沿着鳍结[0061]另外，在图3B的蚀刻操作之后将保留的栅极电介质层331的上部331U的量可以被确定为使得栅极电介质层331的上部331U的(其中EOT增大而使栅极结构330的性能劣化)的[0063]与之前的实施方式类似，本实施方式始于通过CMP操作(而不限于此)提供图4A所质层431的沿着鳍结构420的上部420U形成的上部431U采取在夹层440之间从导体层432的上部从而在外延物480下面且在导体层432之上并在栅极电介质层431与夹层440之间形成[0066]由于外延物480的生长在栅极电介质层431的一侧且在导体层432之上产生气隙间间隔物和栅极结构之间发生的可能的寄生电容，从而改善由本实施方式形成的VFET的性[0068]本申请要求于2019年5月10日在美国专利和商标局提交的美国临时申请第62/