CN111986727B 半导体存储器件和操作半导体存储器件的方法 （三星电子株式会社）

半导体存储器件和操作半导体存储器件的提供半导体存储器件和操作半导体存储器域和奇偶校验区域。所述I/O选通电路连接到所述ECC引擎和所述存储单元阵列。所述控制逻辑电路通过对从存储控制器接收到的命令进行译码来生成控制信号。所述ECC引擎被配置为基于与第一命令相关联的第一写入数据生成第一奇继所述第一命令之后的第二命令的接收定时和2输入/输出选通电路，所述输入/输出选通电路连接到所述纠错码引控制逻辑电路，所述控制逻辑电路被配置为通过对从存储控制其中，所述纠错码引擎被配置为基于与第一命令相关联的第其中，所述控制逻辑电路还被配置为：基于继所述第一命令地址先入先出缓冲器，所述地址先入先出缓冲器被配置为存储用于访问奇偶校验先入先出缓冲器，所述奇偶校验先入先出缓冲器被一奇偶校验数据响应于与所述第二命令相关联的第二写入数据被写入所述数据区域而被所述控制逻辑电路响应于所述参考时间间隔到使得所述第一写入数据和所述第一奇偶校验数据分别基于第一列选择信号和第二列选择6.根据权利要求1所述的半导体存储器件，其中，所其中，所述第一时间间隔对应于这样的间隔：在所述间隔期其中，所述第二时间间隔对应于从所述第一写入数据被写入3响应于所述第一命令指定掩码写入操作，控制所述输入/输出选通电路和所述纠错码引擎所述输入/输出选通电路选择对应于与所述第一命令相关联的目标地址的目标页的子所述纠错码引擎基于所述读取奇偶校验数据纠正所述读取数据中的至少一个错误位，控制所述输入/输出选通电路和所述纠错码引擎独立于所述第一写入数据的写入操作执行校正子生成电路，所述校正子生成电路通过所述输入/输出选通电路连接到所述存储所述校正子生成电路从对应于与所述第一命令相关联的目标地址的目标页的子页接所述校正子解码器对所述校正子数据进行解码，以生成指示所述读取数所述数据纠正器基于所述错误位置信号纠正所述读取数据中的所述至少一个错误位，置为基于指定所述掩码写入操作的数据掩码信号生应于所述第一命令指定正常写入操作，使用所述第一写入数据生成所述第一奇偶校验数4多个存储器裸片，所述多个存储器裸片堆叠在所述输入/输出选通电路，所述输入/输出选通电路连接到所述纠错码引地址先入先出缓冲器，所述地址先入先出缓冲器被配置为存储用于访问奇偶校验先入先出缓冲器，所述奇偶校验先入先出缓冲器被其中，所述纠错码引擎被配置为基于与第一命令相关联的第一18.根据权利要求17所述的半导体存储器件，其中所述控制逻辑电路进一步被配置所述输入/输出选通电路选择对应于与所述第一命令一起接收到的目标地址的目标页所述纠错码引擎基于所述读取奇偶校验数据纠正所述读取数据中的至少一个错误位，5控制逻辑电路，所述控制逻辑电路被配置为从存储控制器接收其中，所述控制逻辑电路还被配置为：响应于在参考6[0002]本申请要求于2019年5月22日在韩国知识产权局提交的韩国专利申请No.10_[0004]半导体存储器件可以分为诸如例如闪存器件的非易失性存储器件或者诸如例如奇偶校验区域。所述I/O选通电路连接到所述ECC引擎和所述存储单元阵列。所述控制逻辑电路被配置为通过对从所述存储控制器接收到的命令进行译码来生成控制信号。所述ECC引擎被配置为基于与第一命令相关联的第一写入数据生成第一奇偶校验数据。所述控制逻辑电路还被配置为：基于继所述第一命令之后的第二命令的接收定时和参考时间间隔，调整将所述第一奇偶校验数据写入所述奇偶校验区域中的第一写入定时。到所述ECC引擎和所述存储单元阵列。所述控制逻辑电路被配置为通过对从所述存储控制器接收到的命令进行译码来生成控制信号。所述地址FIFO缓冲器被配置为存储用于访问所述奇偶校验区域的列地址。所述奇偶校验FIFO缓冲器被配置为存储第一奇偶校验数据。所述ECC引擎被配置为基于与所述第一命令相关联的第一写入数据生成所述第一奇偶校验数区域，所述第一奇偶校验数据在继所述第一时间之后的第二时间被写入所述奇偶校验区域。7命令和第一地址。在基于与所述第一命令相关联的写入数据生成第一奇偶校验数据的同[0020]图11是示出根据本发明构思的示例实施例的图5的半导体存储器件的示例操作的[0022]图13示出了根据本发明构思的示例实施例的图5的半导体存储器件执行掩码写入[0023]图14是示出根据本发明构思的示例实施例的操作半导体存储器件的方法的流程[0024]图15是示出图14中的在将写入数据写入数据区域中的同时生成第一奇偶校验数8[0027]图18是根据本发明构思的示例实施例的采用图17的半导体存储器件的3D芯片结[0028]图19是示出根据本发明构思的示例实施例的包括堆叠存储器件的半导体封装件[0029]在下文中将参照示出了示例实施例的附图来更全面地描述本发明构思的各种示[0032]存储控制器100可以控制存储系统20的整体操作。在一些实施例中，存储控制器以响应于来自主机的请求，将数据写入半导体存储器件200中和/或从半导体存储器件200[0034]在一些示例实施例中，半导体存储器件200可以是包括多个动态存储单元的存储[0036]半导体存储器件200可以包括存储主数据MD的存储单元阵列（MCA）300、纠错码单元阵列300中的目标页的子页接收数据和奇偶校验数据作为读取数据和读取奇偶校验数9过将读取修改操作包括在半导体存储器件200的后台操作中来控制ECC引擎执行读取修270可以包括分别耦接到第一存储体阵列310a至第十六存储体阵列310s的第一存储体列译耦接到第一存储体阵列310a至第十六存储体阵列310s的第一存储体读出放大器285a至第s存储体行译码器260a至第十六存储体行译码器260s、第一存储体列译码器270a至第十六存储体列译码器270s以及第一存储体读出放大器285a至第十六存储体读出放大器285s可以形成第一存储体至第十六存储体。第一存储体阵列310a至第十六存储体阵列310s均可以包括形成在多条字线WL和多条位线BTL的交叉点的多个存储单元MC。[0043]地址寄存器220可以从存储控制器100接收包括存储体地址BANK_ADDR、行地址ADDR提供给存储体控制逻辑230，可以将接收到的行地址ROW_ADDR提供给行地址多路复用响应于存储体控制信号激活第一存储体行译码器260a至第十六存储体行译码器260s中的与存储体地址BANK_ADDR相对应的一个存储体行译码器，并且可以响应于存储体控制信号激活第一存储体列译码器270a至第十六存储体列译码器270s中的与存储体地址BANK_ADDR新计数器245接收刷新行地址REF_ADDR。行地址多路复用器240可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器240输出的行地址RA可以被应用于第一存储体行译码器260a至第十六存储体行成从接收到的列地址COL_ADDR递增的列地址。列地址锁存器250可以将临时存储的或生成的列地址应用于第一存储体列译码器270a至第十六存[0048]第一存储体列译码器270a至第十六存储体列译码器270s中被激活的存储体列译码器可以通过I/O选通电路290激活与存储体地址BANK_ADDR和/或列地址COL_ADDR相对应用于存储从第一存储体阵列310a至第十六存储体阵列310s输出的数据的读取数据锁存器，以及用于将数据写入第一存储体阵列310a至第十六存储体阵列310[0049]从第一存储体阵列310a至第十六存储体阵列310s中的一个存储体阵列读取的码列310a至第十六存储体阵列310s中的一个存储体阵列中的主数据MD可以从存储控制器100并且主数据MD和奇偶校验数据可以被写入驱动器写入一个存储体阵[0050]数据I/O缓冲器295可以基于时钟信号CLK，在半导体存储器将主数据MD从存储控制器100提供给ECC引擎400，和/或可以在半导体存储器件200的读取引擎400提供指示掩码写入操作的数据掩元阵列300中的目标页的子页接收数据和奇偶校验数据作为读取数据和读取奇偶校验数路210可以包括命令译码器211和模式寄存器212，命令译码器211对从存储控制器100接收控制I/O选通电路290的第一控制信号CTL1和/或控制ECC引擎400的第二控制信BTLn之间的交叉点的多个存储单元MC。每个存储单元MC可以包括耦接到字线WL1_WLm中的体阵列310a相关的细节可以应用于存储体阵列310a_大小的对应的奇偶校验数据可以被顺序地读取并提供给ECC引擎400。图4的页和子页大小[0064]I/O选通电路290可以包括分别连接到第一存储块311_313和第二存储块314的多[0065]ECC引擎400可以通过第一数据线GIO和第二数据线EDBIO连接到开关电路291a_[0066]控制逻辑电路210可以对命令CMD进行译码以生成用于控制开关电路291a_291d的第一控制信号CTL1和用于控制ECC引擎400的第二控制信号CTL2。控制逻辑电路210可以将信号CTL4提供给奇偶校验FIFO缓冲器281和地址FI[0067]控制逻辑电路210可以包括命令监测器213，该命令监测器213监测从存储控制器[0069]控制逻辑电路210可以基于在参考时间间隔内是否接收到继第一命令CMD之后的制逻辑电路210可以控制I/O选通电路290、地址FIFO缓冲器283和/或奇偶校验FIFO缓冲器制逻辑电路210可以控制I/O选通电路290、地址FIFO缓冲器283和/或奇偶校验FIFO缓冲器与通过第一命令接收到的和/或与第一命令相关联的目标地址相对应的目标页的子页，以从该子页读取数据和奇偶校验数据；将数据和奇偶校验数据作为读取数据RMD和读取奇偶校验数据RPRT提供给ECC引擎400；ECC引擎400基于读取奇偶校验数据RPRT纠正读取数据RMD中的至少一个错误位以生成纠正后的数据，以基于纠正后的数据和第一写入数据生成第一奇偶校验数据存储在奇偶校验FIFO缓[0076]奇偶校验FIFO缓冲器281可以存储写入奇偶校验数据WPRT，并响应于第四控制信号CTL4向写入驱动器293b提供延迟的写入奇偶校验数据WPRT_D。奇偶校验FIFO缓冲器281FIFO缓冲器283可以在写入定时，或者在响应于第四控制信号CTL4生成内部写入命令时的[0079]在一些实施例中，第一子列译码器271和第二子列译码器272可以包括在图2中的[0084]在一些实施例中，校正子生成电路440可以通过I/O选通电路290连接到存储单元[0085]标志生成器470可以接收数据掩码信号DM，可以在数据掩码信号DM指定掩码写入标志生成器470可以将标志信号FL提供给奇偶校验生成器410和/或ECC解码器一些实施例中，写入数据WMD可以与由数据I/O缓冲器295提供给ECC引擎400的数据MD相关[0087]奇偶校验生成器410可以基于标志信号FL，通过对写入数据WMD执行ECC编码来生成写入奇偶校验数据WPRT，或者可以通过合并写入数据WMD和纠正后的数据C_MD并对合并[0089]校正子解码器450可以对校正子数据SDR进行解码，以生成指示读取数据RMD中的[0091]在掩码写入操作中，数据纠正器460可以将纠正后的数据C_MD提供给奇偶校验生[0092]图7是示出根据本发明构思的示例实施例的图5中的命令监测器213的示例的框器216可以存储与参考时间间隔RINT相对应的时间间隔和/或在参考时间间隔RINT期间时[0095]间隔比较器215可以在与第一命令CMD相对应的间隔信号INS被施加的时间点开始且每个单位数据UN1_UNr可以包括多个数据位。数据掩码信号DM可以包括与单位数据UN1_码位DMB1_DMBr中的具有第一逻辑电平的掩码位指示相应的单位[0101]如图8所示，当掩码位DMB1_DMBr中的至少一个掩码位具[0106]图11是示出根据本发明构思的示例实施例的图5的半导体存储器件的示例操作的令生成的内部命令ICMD指定写入操作WR时，如果自指定写入操作WR起经过了时间间隔了与写入等待时间和突发长度的一半之和相对应的时间间隔时，可以在半导体存储器件器100提供指定掩码写入操作MWR的命令CMD。假设列访问延迟时间tCCD_L小于参考时间间数据和奇偶校验数据的内部读取列选择信号iRCSL，并且来自子页的数据和奇偶校验数据可以作为读取数据和读取奇偶校验数据被提供给EC[0111]如果从指定掩码写入操作WMR的时间点起经过了时间间隔tWRITE，则可以激活掩入数据unM_WMD写入数据区域DCR中的目[0112]可以在激活掩码写入列选择信号M_WCSL的时间点激活奇偶校验区PCR的写入列选[0114]因为在自指定了掩码写入操作MWR起与第一时间间隔INT1和第二时间间隔INT2之在时间间隔tPRTGEN结束的时间点生成内部写入命令iWR，并且可以响应于内部写入命令iWR激活与奇偶校验区域PCR相关联的内部写入列选引擎400基于第一写入数据生成第一奇偶校验数据；第二时间间隔INT2对应于从第一时间标页读取第一写入数据WMD。参考时间间隔RINT可以等于或大于第一时间间隔INT1与第二部读取列选择信号iRCSL被激活之前恰好[0116]当内部写入列选择信号iWCSL被激活时，可以将与合并后的数据相对应的奇偶校验数据MPRT写入奇偶校验区域PCR的相应位置中。这里，时间间隔tPRTGEN对应于ECC引擎400基于合并后的数据生成奇偶校验数据MP作时，奇偶校验生成器410可以如参考标志512指示的那样基于64位的写入数据MD生成8位的写入奇偶校验数据WPRT，ECC引擎400可以如参考标志511指示的将64位的写入数据MD写指示的将8位的写入奇偶校验数据WPRT写入第一存储体阵列310a中的奇偶校验区域PCR的和532分别指示的从第一存储体阵列310a中的目标页的子页读取数据521和第一奇偶校验考标志536指示的，在将被掩码的写入数据M_MD写入第一存储体阵列310a的目标存储位置之后，将第二奇偶校验数据PRT2写入第一存储体阵列310a中的奇偶校验区域PCR的对应位[0125]图14是示出根据本发明构思的示例实施例的操作半导体存储器件200的方法的流[0130]图15是示出图14中的在将写入数据写入数据区域中的同时生成第一奇偶校验数的同时生成第一奇偶校验数据，控制逻辑电路210在操作S210中确定第一命令是否指定掩验数据，控制逻辑电路210可以在操作S310中确定在参考时间间隔到期之前是否接收到第[0137]如果在参考时间间隔到期之前接收到第二命令（S310中为是则在操作S330中，控制逻辑电路210可以控制ECC引擎400和I/O选通电路290，使得第一奇偶校验数据在通过第二命令接收到的第二写入数据被写入数据区域中时的第二定时被写入奇[0138]如果在参考时间间隔到期之后接收到第二命令（S310中为否则在操作S350中，控制逻辑电路210可以控制ECC引擎400和I/O选通电路290，使得第一奇偶校验数据响应于内部写入命令而被写入奇偶校验区域，该内部写入命令是控制逻辑电路210在参考时间间[0139]如上所述，参考时间间隔对应于奇偶校验生成器410基于写入数据或合并后的数[0140]控制逻辑电路210可以控制I/O选通电路290、地址FIFO缓冲器283和/或奇偶校验第一写入数据和第一奇偶校验数据分别写入数据区域和奇偶校验区域。控制逻辑电路210[0141]此外，控制逻辑电路210可以使第一奇偶校验数据的生成包括在半导体存储器件体存储器件200可以将写入数据的写入定时和奇偶校验数据的写入定时分开，并且可以提[0144]第一组裸片610可以包括至少一个缓冲器裸片611。第二组裸片620可以包括多个存储器裸片620_1至620_p，多个存储器裸片620_1至620_p可以堆叠在第一组裸片610上并据本文所描述的本发明构思的包括数据区域和奇偶校验区域的存储单元阵列、I/O选通电输错误时，ECC引擎612使用传输奇偶校验位纠正传输错误并生成纠错后的数据。ECC引擎[0151]数据TSV线组632的TSV线L1至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq可以连接到对应地形成在存储器裸片620_1至620_p之间的微[0154]表示为通路ECC电路的ECC引擎612可以基于通过奇偶校验TSV线组634接收到的传误可能是由于通过TSV传输数据时的噪声而发生[0158]图18是根据本发明构思的示例实施例的采用图17的半导体存储器件600的3D芯片[0161]图19是示出根据本发明构思的示例实施例的包括堆叠式存储器件的半导