CN112100971B 构建用于集成电路的分层时钟树的方法 （三星电子株式会社）

US20140189627A1,2014.US20050102643A1,2005.0US7392495B1,2008.06.24公开了一种构建用于集成电路的分层时钟网络的时序和分区时钟树的测试时序来计算分23.根据权利要求1或权利要求2所述的方法层上的分区时钟树中的一个或多个的一个或多个7.根据权利要求1或权利要求2所述的方法，计算时钟分配网络的时序和分区时钟树的测基于时钟分配网络的时序和分区时钟树的测试时序的组合时序来计算分区时钟树的322.根据权利要求12所述的方法，其中，时钟分配网络与分区时钟树之间的依赖被解将分配延迟与块层插入延迟进行组合以计算来自顶层时钟分配网络的根的时钟树插基于来自顶层时钟分配网络的根的时钟树插入延迟来计算块4在块层修改顶层时钟分配网络结构以保存到顶层时钟分配网络5[0001]本申请要求于2019年6月18日提交的标题为“用于针对邻接设计(AbuttedDesign)的分层时钟实现的方法和设备”的第62/863,259号美国临时专利申请以及于2019迭代进行调整以满足时钟树的时序要求和约束。当针对时序要求和约束的目标已经满足[0005]本公开的目的是提供节省设计时间和/或资源并且减少功耗和/或设计面积的分区时钟树中的一个或多个的时序可通过调整第二层上的分区时钟树中的一个或多个的一6[0007]一种构建用于集成电路的分层时钟树的方法可包括：在第一层构建时钟分配网第二层处的分区的修改时序来平衡分层时钟树。第二层处的时序可通过工程变更命令的时钟树插入延迟来计算块的延迟目标约束；基于延迟目标约束来重新计算块层插入延[0009]所述方法还可包括：确定来自顶层时钟分配网络的根的插入延迟不满足设计目自顶层时钟分配网络的根的插入延迟不满足设计目标；以及重新计算块的延迟目标约束。将顶层时钟分配网络下推到块层的步骤可包括为子块创建ECO文件。将顶层时钟分配网络7[0012]图1是示出根据本公开的用于构建用于集成电路的分层时钟树的方法的实施例的[0013]图2是示出根据本公开的与用于构建用于集成电路的分层时钟树的方法的实施例[0014]图3是示出根据本公开的根据用于构建用于集成电路的分层时钟树的方法的实施[0015]图4是示出根据本公开的根据用于构建用于集成电路的分层时钟树的方法的实施例构建的推到另一层的时钟分配网络和分区时钟树的[0016]图5A和图5B一起形成示出根据本公开的用于构建用于集成电路的分层时钟树的[0017]图6是示出根据本公开的根据用于构建用于集成电路的分层时钟树的方法构建的[0018]图7是示出根据本公开的根据用于构建用于集成电路的分层时钟树的方法而添加[0019]图8是示出根据本公开的根据用于构建用于集成电路的分层时钟树的方法而添加[0020]图9是示出根据本公开的根据用于构建用于集成电路的分层时钟树的方法的图6的放大部分中的下推时钟单元和时钟脊段(clocks[0022]在分层设计中，时钟树可被划分成顶层(top-level)或全局部分以及块层或局部者可基于每个块和/或子块的时钟树插入延迟来通常在块之间的通道中创建顶层时钟分配网络。因为顶层时钟树布局、布线和平衡工作可能必须等到所有块和/或子块的时钟树完(floorplan)在空间(芯片面积)和功耗8[0024]大多高频邻接设计通常使用可被实现为由许多时钟驱动器驱动的金属迹线的网更多的功率和/或芯片面积。时钟网格设计中的功耗可由网格结构的额外电容以及被推向[0025]图1示出根据本公开的用于构建用于集成电路的分层时钟树的方法的实施例。该方法开始于具有如图2中所示的分区层版面规划的步骤100，图2示出可布置在集成电路上的另一层上。时钟分配网络116可将时钟信号从时钟源或根118分配到端点120A、120B、[0028]在图1的步骤106，如图4中所示，分区时钟树122A-122H可在分区112A-112H内实其他实施例中，分区时钟树122可通过在分区层计算测试时序和约束并且通过根据如下面序可与分区时钟树122的时序进行组合，以计算在时钟根118处开始的整体分层时钟树时括布线、缓冲器和/或时钟单元的整体分层时钟树的全部或任何部分随后可例如通过将它们锁定而被保存以防止EDA工具在分区的实现期间修改整体分层时钟树的全部或任何部9EDA工具而以可导致更快的时序收敛的方式手动地实现时钟分配网络。它们也可与邻接设致个体组件和/或整体分层时钟树的更快时序收敛以及较低功耗和分区时钟树122被示出具有如可利用时钟树合成(CTS)和利用单个时钟根来实现的简单树116的全部或部分可被推超过一个层的其他实施[0033]图5A、图5B至图9示出根据本公开的用于构建用于集成电路的分层时钟树的方法算每个其他块或子块的新的或修改的延时。然后可合并块和/或子块以创建整个分层时钟新合并块，或者通过调整用于块或子块中的一个或多个的约束并且重新运行CTS来调整块点缓冲器处开始的CTS来实现的块层时钟树。同样作为示例，块Z0和Y0可使用多源CTS(MSCTS)，其中，每个块中的四个端点缓冲器中的每个端点缓冲器可以是用于所述块中的MSCTS的多个末梢点中的一个末梢点。位于块和/或子块的外围周围的精细结构164可以是分配网络，这可独立于用于设计的EDA工具来完成并且这可向设计者提供分层时钟树的全[0037]在步骤126，设计者可例如基于可指明时钟分配网络的拓扑的配置文件来构建顶[0038]字端子可用于表示包括物理连接的物理位置和/或形状的物理连接。字端口可用[0039]图6示出了时钟分配网络160的布局，该时钟分配网络160可并且可具有分支到由不是设计的一部分的圆圈168A至168R指示的端点的脊。为了简化说140中使用，针对每个子块的这些计算的延时值可在步骤140中用于计算每个子块的总延[0041]在步骤130，包括布线和时钟缓冲器的顶层时钟分配网络可被下推到包括可被正在时钟分配网络的布线在邻接块之间经过的每个位置创建包括馈通(feedthrough)的成对164。在下推期间，可为每个子块创建子块配置文件。也可为每个子块创建工程变更命令塞以阻塞布局缓冲器的合法位置。ECO文件和配置文件可提供两种单独或互补的方法来实[0042]在步骤132，如果下推已经导致针对可需要变更下推时钟分配网络的任何块或子分配网络以满足新的顶层和/或块层延时和/或偏差目标，则该方法可进行到步骤134。否利用诸如时钟门合并和拆分的技术使用每个分配端点来重新排序。图9示出针对块Y0的下用时钟树合成(CTS)，但是也可使用任何其他合适的技术计算或测量每个块或子块的插入可通过将在步骤128中计算的从时钟根162到每个端点的插入延迟与在步骤138中计算的对分层时钟树的全部或任何部分随后可例如通过将它们锁定而被保存以防止EDA工具在分区的实现期间修改整体分层时钟树的全部或任步骤150的内部块层循环和步骤152的外部块层循环之间在一些实施例中包括自动化处理的设计者可重新规划和/或重新构建顶层时钟分配树，但是这次受益于通过图5A和图5B的方法的主更好的芯片层或多层视图和理解，这利用常规EDA工具是无法得到的。在该方法到达步骤致更快的时序收敛以及更低的总功耗和更小的设计面积。即使设计者返回到步骤126以重新规划和/或重新构建顶层时钟分配树，设计者通常也可以能够快速对时钟分配树进行调配树与块层时钟树之间的依赖的解耦可使得顶层和块层平衡工作能够并行地进行。此外，因为设计者可以能够在块层处使用ECO和/或预算/调整来平衡整个分层时钟树，所以在一[0055]不管通过图5A和图5B的方法所采取的路径如何，一旦在步骤146满足时钟时序目或任何部分随后可例如通过将它们锁定而被保存以防止EDA工具在分区的实现期间修改整[0056]参照图6，位于块和/或子块的外围周围的精细结构164可以是可被布局在每个块的导线和导线之间的较大间隔，所以这可降低布线的电阻、电容和/或其他潜在的不利特[0059]图10示出根据本公开的计算系统的实施例。图10的系统300可用于实现本公开中件，或者可包括任何组件以及用于实现本公开中描述的任何方法和/或设备的任何其他类型组件的重复品或任何附加数量的任何组件以及用于实现本公开中描述的任何方法和/或广域网等)进行通信。电源312可包括电池和/或能够从AC或DC电源接收电力并将它转换成布在不同位置之间的可使组件能够一起工作的任何[0062]系统300也可包括被布置为使得系统300的各种组件能够一起工作以实现本公开施例中，任何或所有组件可以以虚拟化形式和/或以具有例如数据中心内或分布在多个数[0063]结合在此公开的实施例描述的方法或算法和功能的块或步骤可直接以包括在系[0065]上述各种细节和实施例可组合以产生根据本专利公开的发明原理的附加实施