CN110890320A 半导体封装件及其制造方法 （三星电子株式会社）

口中和所述第一绝缘层上形成一体形成的第一2在所述第一开口中和所述第一绝缘层上形成一体形成的第一在所述第一再分布图案上形成具有第二开口的第三绝缘层3在所述再分布基板上形成覆盖所述半导体芯片的模制层，其中其中，所述半导体芯片和所述模制层设置在所述再其中，所述基板包括所述半导体衬底，在所述基板其中，所述再分布图案的第一部分位于所述开口中其中，所述再分布图案的所述第二部分包括与所述4第二绝缘层，所述第二绝缘层设置在所述第一绝其中，所述互连部分在所述互连部分的第一表面处部分的第二表面处的宽度的100％至120并且所述互连部分的所述第二表面与所述互连其中，所述第一绝缘层的底表面与所述多个再分布图第一绝缘层的所述底表面与所述多个再分布图案的所述表面之间的最小距离的100％至120并且5[0002]本申请要求于2018年9月7日在韩国知识产权局提交的韩国专利申请No.10-2018-半导体封装件中，一个或更多个半导体芯片可以安装在用作封装基板的印刷电路板(PCB)剂或模制层覆盖。在其他类型的半导体封装件中，封装基板可以在不使用PCB的情况下形述第一绝缘层上的再分布图案；设置在所述第一绝缘层与所述再分布图案之间的晶种层；6[0014]图2A和图2B是示出了根据本发明构思的一些实施例的制造半导体封装件的方法[0016]图4A至图4F是示出了根据本发明构思的一些实施例的制造半导体封装件的方法[0018]图6A和图6C是沿图5中的线I-II截取的截面图，以示出根据本发明构思的一些实[0022]图6F和图6G是示出了根据本发明构思的一些实施例的制造半导体封装件的方法[0024]图7A和图7B是示出了根据本发明构思的一些实施例的制造半导体封装件的方法[0026]图7D和图7E是示出了根据本发明构思的一些实施例的制造半导体封装件的方法[0028]在整个说明书中，相同的附图标记或相同的附图标识符可表示相同的元件或组7体封装件完成之前，从再分布基板去除该伪基板或载体基板(也称为临时基板或牺牲基可以暴露载体基板900或载体粘合剂层。第一开口191的底表面可以与载体基板900的顶表面或载体粘合剂层的顶表面对应。图案化第一绝缘层111的工艺可以通过曝光工艺和显影[0033]可以在第一开口191中以及第一绝缘层111的顶表面上形成第一晶种层121。第一晶种层121可以共形地覆盖第一开口191的底表面和侧壁以及第一绝缘层111的顶表面。第一晶种层121可以覆盖通过第一开口191暴露的载体基板900或载体粘合剂层。第一晶种层过对光刻胶材料执行光刻而形成的光刻胶图案)可以具有穿透第一抗蚀剂图案171的第一具有大于第一面积的第二面积和大于第一容积的第二容积的顶部。第一引导开口181的侧过将第一晶种层121用作电极执行电镀工艺来形成第一再分布图案131。第一再分布图案载体基板900与第一互连部分131W之间竖直地延伸，并且第一互连部分131W在水平方向上8可以保留第一再分布图案131和第一晶种层121的未暴露的部分。第一晶种层121的未暴露的剩余部分可以是设置在第一再分布图案131与[0038]参照图1E，可以在第一绝缘层111上形成第二绝缘层112以覆盖第一再分布图案面131a和侧壁。第一再分布图案131的表面131a可以与第一再分布图案131的顶表面对应。第二绝缘层112可以与第一再分布图案131的侧壁的至少一部分(例如，第一互连部分131W[0040]平坦化工艺可以包括：去除设置在第一再分布图案131的表面131a上的第二绝缘131的平坦化后的表面131a可以与第二绝缘层112的表面112a基本上共面。第二绝缘层112的表面112a可以对应于第二绝缘层112的顶表面。第一再分布图案131的平坦化后的表面131a可以是基本上平坦的。第一再分布图案131的平坦化后的表面131a的表面粗糙度可以平坦化后的表面131a可以设置在基本相同的水平高度上。可以减小第一绝缘层111的底表面111b与第一再分布图案131的表面131a之间的最大距离与第一绝缘层111的底表面111b9面111b与第一再分布图案131的表面131a之间的最大距离可以是第一绝缘层111的底表面以是第一绝缘层111的底表面111b与多个第一再分布图案131的多个表面131a中的最上面的一个表面131a之间的距离。最小距离可以是第一绝缘层111的底表面111b与多个第一再[0043]不同于图1A的描述，如果引导开口形成在第二绝缘层112中而不是第一抗蚀剂图度可能大于引导开口在第二绝缘层112的底表面处的宽度的120从而整体具有侧壁倾斜以形成在被限定在第一抗蚀剂图案171中的第一引导开口181中，如参照图1A所描述的那一互连部分131W的一个表面处)的宽度W10可以为第一互连部分131W在第一互连部分131W的另一个表面131b处的宽度W20的100％至120％。第一互连部分131W的另一个表面131b可以与第一再分布图案131的表面131a相对，并且可以面对第一绝缘层111。第一互连部分131W的另一个表面131b可以接触第一晶种层121。可以如图1F那样设置多个第一再分布图可以通过旋涂工艺或狭缝式涂覆工艺形成。由于第一再分布图案131的表面131a和第二绝[0047]第二晶种层122可以形成在第二开口192中以及第三绝缘层113的顶表面上。第二晶种层122可以共形地覆盖第二开口192的底表面和侧壁以及第三绝缘层113的顶表面。第二晶种层122可以接触由第二开口192暴露的第一再分布图案131的表面131a。第一再分布[0048]第二抗蚀剂图案172可以形成在第二晶种层122上。第二抗蚀剂图案172中可以具[0049]第二再分布图案132可以形成在第二开口192和第二引导开口182中。可以通过将第二晶种层122用作电极执行电镀工艺来形成第二再分布图案132。第二再分布图案132可表面112a被平坦化(如参照图1F所描述的)，所以第三绝缘层113的顶表面可以基本上是平分布图案131的表面131a可以设置在基本相同或相似的水平高度，因此可以很好地形成多第二再分布图案132可以通过第二晶种层122分别电连接到多个第一再分布图案131。第二[0052]第二再分布图案132可以包括第二通路部分132V和第二互连部分132W。第二通路部分132V可以设置在第二开口192中。第二互连部分132W可以设置在第二引导开口182中。122的未暴露的部分。第二晶种层122的未暴露的部分可以是设置在第二再分布图案132与[0055]参照图1J，可以在第三绝缘层113上形成第四绝缘层114以覆盖第二再分布图案绝缘层114可以接触第二互连部分132W的侧壁。第二晶种层122不在第四绝缘层114与第二再分布图案132上的第四绝缘层114以暴露第二再分布图案132的表面132a；以及平坦化第布图案132的平坦化后的表面132a可以设置在基本相同的水平高度。可以减小第一绝缘层111的底表面111b与第二再分布图案132的表面132a之间的最大距离与最小距离之间的差。是第一绝缘层111的底表面111b与第二再分布图案132的表面132a之间的最小距离的100%面的一个表面132a之间的距离。最小距离可以是第一绝缘层111的底表面111b与第二再分[0059]由于每个第二互连部分132W形成在由第二抗蚀剂图案172限定的第二引导开口为第二互连部分132W在第二互连部分132W的另一个表面132b处的宽度W21的100％至[0061]第三晶种层123可以形成在第三开口193中以及第五绝缘层115的顶表面上。第三晶种层123可以共形地覆盖第三开口193的底表面和侧壁以及第三绝缘层115的顶表面。第三晶种层123可以接触由第三开口193暴露的第二再分布图案132的表面132a。第二再分布[0062]第三抗蚀剂图案173可以形成在第三晶种层123上。第三抗蚀剂图案173可以具有[0063]可以在第三开口193和第三引导开口183中形成覆盖第三晶种层123的多个第三再分布图案133。可以通过将第三晶种层123用作电极执行电镀工艺来形成第三再分布图案可以连接到第三通路部分133V。稍后将参照图1P详细描述第三互连部分133W的宽度和节[0064]由于第二再分布图案132的表面132a和第四绝缘层114的表面114a被平坦化(如参蚀剂图案173和第三再分布图案133的工艺中可以提高[0065]通过平坦化工艺，多个第二再分布图案132的表面132a可以设置在基本相同或相[0066]参照图1N，可以通过蚀刻工艺去除第三晶种层123的暴露的部分以暴露第五绝缘再分布图案133的表面133a和第五绝缘层115的顶表面。第六绝缘层116可以接触第三互连[0069]通过平坦化工艺，第三再分布图案133的平坦化后的表面133a可以设置在基本相的最大距离可以为第一绝缘层111的底表面111b与第三再分布图案133的表面133a之间的[0070]每个第三再分布图案133的第三互连部分133W可以具有相对均匀或基本均匀的宽133W的一个表面处)的宽度可以为第三互连部分133W在第三互连部分133W的另一表面133b处的宽度的100％至120％。第三互连部分133W的另一个表面133b可以与第三再分布图案[0071]可以完成第三再分布图案133和第六绝缘层116的平坦化工艺以制造再分布基板第二类开口相比，形成通路部分的绝缘层中的第一类开口可具有相对锥形的侧壁形状(使[0072]可以在多个第三再分布图案133的表面133a的暴露的部分上形成多个导电焊盘140，并且多个导电焊盘140可以分别电连接到多个第三再分布图案133。第三再分布图案可以不与在竖直方向上与其电连接的第一再分布图案131的第一通路部分131V对齐。竖直露于再分布基板100的外部的基本上平坦的表面。导电焊盘140可以被称为再分布基板焊连线、以及连接到互连线的芯片焊盘205。芯片焊盘205可以设置在半导体芯片200的表面[0074]半导体芯片200可以以使得半导体芯片200的芯片焊盘205面对再分布基板100的方式设置在再分布基板100上。可以在一个导电焊盘140与一个芯片焊盘205之间设置第一施例中，可以在再分布基板100与半导体芯片200之间的间隙中设置底部填充图案(未示[0076]参照图1S，可以在再分布基板100的底表面上形成端子焊盘410和外部连接端子在外部连接端子420与第一晶种层121的暴露的部分之间，以电连接第一再分布图案131和一个外部连接端子420可以与模制层300交叠。外部连接端子420可以包括诸如金属的导电接端子420的组合也可以称为外部连接端子，其在位于半导体封装件10外部的器件与半导[0077]图2A和图2B是示出了根据本发明构思的一些实施例的制造半导体封装件的方法[0079]半导体芯片200可以以使得半导体芯片200的芯片焊盘205面对再分布基板100的方式设置在再分布基板100上。可以在一个导电焊盘140与一个芯片焊盘205之间形成第一装件11可以是扇入型半导体封装件。形成再分布基板100的方法可以与上面参照图1A至图[0084]图4A至图4F是示出了根据本发明构思的一些实施例的制造半导体封装件的方法基板900上形成覆盖半导体芯片200的至少一部分的模制层300。在一些实施例中，模制层的半导体衬底上。第一绝缘层111可以覆盖半导体芯片200的表面200b和模制层300的表面图案131上的第二绝缘层112以暴露第一再分布图案131的表面131a，并且可以平坦化第一再分布图案131的暴露的表面131a。在第一再分布图案131的暴露的表面131a的平坦化期131W的另一表面131b的宽度的100％至120％。第一绝缘层111的表面111a与第一再分布图案131的表面131a之间的最大距离可以为第一绝缘层111的表面111a与第一再分布图案131[0089]参照图4E，可以在第二绝缘层112和第一再分布图案131上依次形成第三绝缘层第六绝缘层116和保护层117可以通过与上面参照图1H至图1Q所描述的方法基本相同的方连部分132W的另一表面132b处的宽度的100％至120％。第一绝缘层111的表面111a与第二再分布图案132的表面132a之间的最大距离可以为第一绝缘层111的表面111a与第二再分布图案132的表面132a之间的最小距离的100％至120％。第三互连部分133W在第三再分布图案133的表面133a处(即，在第三互连部分133W的一个表面处)的宽度可以为第三互连部分133W在第三互连部分133W的另一个表面133b处的宽度的100％至120％。第一绝缘层111的表面111a与第三再分布图案133的表面133a之间的最大距离可以为第一绝缘层111的表布图案132的表面132a和第三再分布图案133的表面133a可以分别与第一再分布图案131的[0093]图5是示出了根据本发明构思的一些实施例的半导体封装件的俯视图。图6A和图6C是沿图5中的线I-II截取的截面图，示出了根据本发明构思的一些实施例的制造半导体之间形成第一连接部分251。可以在再分布基板100与半导体芯片200之间形成第一底部填[0096]可以在再分布基板100上设置连接基板500。可以在设置半导体芯片200之前或之基层510并且可以连接到导电互连线523。第二焊盘522可以设置在连接基板500的顶表面[0097]如图6A所示，可以在第一焊盘521与另一个导电焊盘140之间形成第二连接部分[0098]第三再分布图案133可以包括多个第三再分布图案133。多个第三再分布图案133再分布图案133中的另一个第三再分布图案可以通过第二连接部分252电连接到第一焊盘521。半导体芯片200可以通过再分布图案131、132和133中的至少一个电连接到导电结构导体芯片200与连接基板500之间的间隙中以填充间隙。模制层300可以包括诸如环氧基聚[0100]参照图6C，可以在再分布基板100的底表面上形成端子焊盘410和外部连接端子[0101]图6D是与图5的线I-II对应的截面图，示出了根据本发明构思的一些实施例的半[0103]上部再分布层600可以设置在模制层300的顶表面上。上部再分布层600可以包括[0104]第一上部绝缘层611可以设置在模制层300上。第一上部绝缘层611可以包括光敏631可以设置在第一部上绝缘层611上和上部开口中。第一上部再分布图案631可以包括诸如铜的金属。第一上部晶种层621可以设置在第一上部再分布图案631与第一上部绝缘层[0105]第二上部绝缘层612可以设置在第一上部绝缘层611上。第二上部绝缘层612可以接触第一上部再分布图案631的侧壁。第一上部晶种层621不在第一上部再分布图案631与第一上部绝缘层611的底表面611b与第一上部再分布图案631的顶表面631a之间的最大距离可以为第一上部绝缘层611的底表面611b与第一上部再分布图案631的顶表面631a之间632a之间的最大距离可以为第一上部绝缘层611的底表面611b与第二上部再分布图案632的顶表面632a之间的最小距离的100％至120％。第二上部晶种层622可以设置在第二上部再分布图案632与第二上部绝缘层612之间以及第二上部再分布图案632与第一上部再分布[0108]上部保护层617可以形成在第四上部绝缘层614上，以覆盖第二上部再分布图案到第二上部再分布图案632。上部导电焊盘640可以通过第一上部再分布图案631和第二上[0110]图6F和图6G是与图5中的线I-II相对应的截面图，示出了根据本发明构思的一些照图5、图6A和图6B描述的连接基板500基本相同。半导体芯片200可以以使得半导体芯片200的芯片焊盘205面对载体基板900的方式设置在载体基板900上。当在俯视图中观察时，半导体芯片200可以设置在载体基板900的中心区域上。半导体芯片200可以设置在连接基形成在半导体芯片200和连接基板500上。模制层300可以填充半导体芯片200与连接基板[0112]参照图5和图6G，可以在半导体芯片200的表面200b和模制层300的表面300b上依一步延伸到连接基板500的底表面500b上。第一绝缘层111可以覆盖半导体芯片200的表面[0114]图6H是与图5的线I-II对应的截面图，示出了根据本发明构思的一些实施例的半[0115]参照图6H，半导体封装件16可以包括第一半30。根据图6A至图6C的实施例制造的半导体封装件13可以用作第一半导体封装件1[0116]第二半导体封装件30可以设置在第一半导路板(PCB)。或者，根据图1A至图1Q的实施例或者图4A至图4F的实施例制造的再分布基板[0117]上部半导体芯片720可以设置在封装基板710上。上部半导体芯片720可以包括集以通过设置在封装基板710中的互连线715电连接到金属焊盘705。在图6H中示意性地示出置在封装基板710上以覆盖上部半导体芯片720。上部模制层730可以包括诸如环氧基聚合件30可以通过连接端子750电连接到半导体芯片200和外部连接端子420。第二半导体封装640与金属焊盘750之间。由于设置了上部再分布层600，所以可以更自由地设置连接端子[0120]图7A和图7B是示出了根据本发明构思的一些实施例的制造半导体封装件的方法照图1A至图1Q描述的方法形成再分布基板100。半导体芯片200可以以使得半导体芯片200的芯片焊盘205面对再分布基板100的方式设置在再分布基板100上。可以在一个导电焊盘140与一个芯片焊盘205之间形成第一连接部分251。在一些实施例中，可以在再分布基板[0124]参照图7B，可以在再分布基板100的底表面上设置端子焊盘410和外部连接端子导电结构520'和上部再分布层600。可以通过上面参照图7A和图7B描述的方法制造再分布缘层614上以覆盖第二上部再分布图案632的至少一部分。上部导电焊盘640可以形成在第[0127]图7D和图7E是示出了根据本发明构思的一些实施例的制造半导体封装件的方法片焊盘205可以面对载体基板900。金属柱状物可以设置在载体基板900上以形成导电结构[0129]此后，可去除载体基板900以暴露半导体芯片200的表面200b、模制层300的表面过与上面参照图4A至图4F所述的方法基本相同的方法制造再分布基板100。一个第一再分布图案131可以连接到芯片焊盘205，并且另一个第一再分布图案131可以连接到导电结构520'。[0131]端子焊盘410和外部连接端子420可以设置在再分布基板100的底表面上，以电连[0133]参照图7F，半导体封装件21可以包括第一半导体封装件19'和第二半导体封装件[0134]第二半导体封装件30可以设置在第一半导体封装件19'上。第二半导体封装件30[0135]连接端子750可以设置在上部导电焊盘640与金属焊盘705之间，以电连接上部导