CN111128882A 集成电路器件及其形成方法 （台湾积体电路制造股份有限公司）

本文提供了具有互连结构的集成电路器件在多个鳍之间的掩埋互连导体上形成一组覆盖2层的第二覆盖层，使得去除所述第一覆盖层的位于所述第二覆盖层下方和任一侧上的部在所述半导体器件上方沉积一组介电覆盖层，包括在所互连导体，设置在所述多个鳍之间并且沿着所述3探究的一个途径是开发三维设计，例如鳍式场效应晶体管(FinFET)。可以设想FinFET作为从衬底挤出并进入栅极的典型平面器件。制造示例性FinFET，其具有从衬底向上延伸的薄裹)。栅极包裹鳍增加了沟道区和栅极之间的接触面述半导体器件上方沉积一组介电覆盖层，包括在所述第一金属层上方沉积一组介电覆盖4[0008]图1A和图1B是根据本发明的各个方面的制造具有掩埋导线的集成电路工件的方[0010]图12至图14是根据本发明的各个方面的穿过源极/漏极区截取的工件的横截面图[0012]图16至图19是根据本发明的各个方面的穿过源极/漏极区截取的工件的横截面图描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性通孔以及耦合到器件的接触件)下方提供导线来减轻一些互连拥塞。例如，在FinFET电路极/漏极接触件电耦合到位于FinFET电路上面的金属层或互连线。在这些实例和其他实例5中，掩埋互连线提供额外的布线资源(除了位于FinFET电路成至掩埋导体的接触件时所需的重叠精度。一些实例还在掩埋导体的顶部提供双层电介这方面，图1A和图1B是根据本发明的各个方面的制造具有掩埋导线的集成电路工件200的不均匀的组成以诱导器件应变并且由此调节器件性能。层状衬底的实例包括绝缘体上硅他非平面器件可以形成在设置在衬底202上的器件鳍204上。器件鳍204代表任何凸起的部6[0026]鳍顶部硬掩模206和208可以用于控制限定鳍204的蚀刻工艺，并且可在后续处理[0027]图案化和蚀刻工艺可以在鳍204之间留下任何宽度的间隙。因为本技术可以用于在一些鳍204之间选择性地形成掩埋互连导体，所以要形成掩埋导体的间隙可以不止于最(由标记210指示)在最小鳍与鳍间距的约2倍和约10倍之间。在鳍宽度在约5nm和约10nm之果鳍204处于最小间隔，第一鳍204的侧壁上的第一部分与邻近的第二鳍204的侧壁上的第等离子体CVD(HDP-CVD)和/或其他合适的沉积工艺来沉积间隔件层302。间隔件层302可以[0030]参考图1A的框106和图4，晶种层402形成在鳍204之间的间隔件层302上。晶种层术)在水平和垂直表面上沉积晶种层402以及执行蚀刻工艺以从间隔件层302的垂直表面去沉积(PVD))仅将晶种层402选择性地形成在间隔7[0032]沉积和/或蚀刻可以配置为产生具有任何合适厚度404的晶种层402，并且在一些剩余的光刻胶502。在一些实施例中，通过在间隔件层302和晶种层402上方共形地沉积衬垫/阻挡层材料，然后各向异性地回蚀刻沉积在间隔件层302和晶种层402的面向顶部的表些情况下，可选的衬垫/阻挡层401可以保护金属材料(例如下面将描述的用于形成掩埋互连导体702的金属材料)免受由于与间隔件层30掩埋互连导体702选择性地沉积在晶种层402上，使得其形成在存在晶种层402的那些间隙402的材料而不接合到诸如间隔件层302的其他材料。掩埋互连导体702可以通过任何合适挡层401形成在间隔件层302的侧壁上的实施例中，衬垫/阻挡层401可以防止间隔件层3028[0038]介电覆盖层802和804可以形成为任何合适的厚度，条件是这些层共同填充鳍204艺可以从鳍204去除鳍顶部硬掩模206和208并且产生包括鳍204、间隔件层302与介电盖层极/漏极部件之间穿过沟道区的载流子(用于n沟道FinFET的电子和用于p沟道FinFET的空当栅极结构的材料对一些制造工艺(例如源极/漏极激活退火)敏感或难以图案化时，可以可以用于设计或修改源极/漏极结构(结)轮廓。侧壁间隔件1202可以包括任何合适的介电极部件1302。占位栅极1102和/或侧壁间隔件1202将源极/漏极部件1302限制到源极/漏极区。合适的外延工艺包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-或液体前体与鳍204的组成相互作用。在图13中所示的一些实施方式中，源极/漏极部件9[0046]参考图1B的框126和图14，在源极/漏极部件1302上形成接触蚀刻停止层(CESL)们的组合。可以使用任何合适的工艺将界面层1504形成为任何合适的厚度，包括热生长、2-Al2O3)合金、2[0052]在一些实例中，栅极替换工艺在功函层1508上形成功能栅极1502的电极填充物[0053]可以执行CMP工艺以去除功能栅极1502外部的多余栅极材料(例如，栅极电介质配置为使用配置为选择性蚀刻ILD层1404的一种或多种蚀刻剂在垂直方向上比水平方向蚀接触件将延伸到掩埋互连导体702的工件200的区域中的ILD层1404和CESL1402。框132的图1B的框134和图17，形成另一光刻胶1702材料并将其图案化以暴露第一介电覆盖层802，选择性地去除光刻胶1702的曝光或未曝光部分。参照图13描述的气隙1401还存在于框134[0057]由于界面的电阻与界面面积成反比，因此框136的蚀刻可以底切第二介电覆盖层其完全底切第二介电覆盖层804以在任一侧上蚀刻一些[0058]参考图1B的框138和图19，在将要形成源极/漏极接触件的源极/漏极部件1302上隙1401可以提供对一些源极/漏极部件1302的边缘下方的区域的通路并且允许硅化物部件1904可以促进接触填充材料与工件200的剩余部分之间的粘附，并且可以起到防止填充材以具有约1nm至约5nm之间的厚度。对工件200进行退火以将前体转化成接触衬垫1904。这样，退火工艺可以从退火期间存在的环境N2和/或NH3将氮引入接触衬垫1904。在一个实例盖层804以耦合到如图所示的第二介电覆盖层804的任一侧上的互连导体702。由于其导电特性，接触件通常可以称为导电部件。在图19所示的实施例中，接触件从源极/漏极部件触件与源极/漏极部件上方形成的传统源极/漏极接触件不同，并且不延伸到源极/漏极部请的这些实施例的互连导体702在一个源极/漏极部件1302和另一个源极/漏极部件1302之1904)电耦合到互连导体702，源极/漏极部件1302中的一些经由第二组接触件1910中的一[0069]应注意，本文所述的实施例可以用于任何类型的集成电路或其部分的设计和/或应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽SOI(PD-SOI)器件、完全耗尽SOI(FD-[0070]上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该