CN112289847B 用于制造垂直型基于鳍片的场效应晶体管的方法和系统 （半导体元件工业有限责任公司）

US2004135178A1,2004.07.15US2015097226A1,2015.04.09用于制造垂直型基于鳍片的场效应晶体管在衬底的第一表面上的掺杂区以及在掺杂区上2漂移区，其具有在所述衬底的所述第一表面上的掺杂区以及在半导体鳍片，其包括下部分和上部分，其中所述下部分从所述渐所述漂移区的所述渐变掺杂区具有从所述第二掺杂剂浓度线性增加到所述第一掺杂7.根据权利要求1所述的晶体管，其中：所述源极金属接触包括从底部至顶部布置的3在所述半导体衬底的所述第一表面上外延生长第一半导体层在所述渐变掺杂层上外延生长具有所述第一导电类型在所述沟槽中外延生长第三半导体层，所述第三半导体层具有与所在回蚀刻的第三半导体层上形成二氧化硅层，并且覆盖所各向同性地蚀刻所述氮化硅层和所述二氧化硅层，以暴露所述二氧化硅层的上表面，并在所述二氧化硅层的所述升高的部分的侧壁上形移除未被所述氮化硅间隔部覆盖的所述二氧化硅层的一部形成覆盖所述第二半导体层的暴露表面的图案化的源极掩模并暴露所述金属化合物在源极堆叠结构和所述二氧化硅层的所述升高的部分形成覆盖源极堆叠结构、栅极结构和所述第二半导体层的暴露形成覆盖所述氮化物层间电介质层的氧化物层间4利用所述图案化的光刻胶层蚀刻所述氧化物层间电介质层和所述氮化物层间电介质剂浓度线性增加到所述第二掺杂剂浓度的第四掺杂在所述沟槽中外延生长第三半导体层，所述第三半导体层具有与所在平坦化的第三半导体层上形成第一电介质层，并且覆盖所述移除未被所述间隔部覆盖的所述第二电介质层的一部分，而在所第三电介质层中的每一个以约300℃的温度通过P5[0002]本申请要求于2019年7月22日提交的名称为“用于制造垂直型基于鳍片的场效应晶体管的方法和系统(MethodandSystemforFabricationofaVerticalFin-Based[0003]本发明涉及垂直型基于鳍片的场效应晶体管(FET)器件，该器件对于给定的阈值别是具有高电压(>600V)处理能力的功率晶体管器件的操作受到慢的开关速度以及高的特[0006]本发明的实施例提供了新颖的垂直型基于鳍片的FET器件以及制造这种FET器件用作为掩模的图案化的硬掩模层来蚀刻所述金属层和所述第二半导体层(即鳍片导电层)，6质层的一部分，而在所述平坦化的第三半导体层上方暴露所述第一电介质层的上表面部方法和系统，其应用了：(1)渐变掺杂区，作为用于蚀刻垂直型鳍片的着陆区域(landingzone)，从而使蚀刻工艺过程中的蚀刻深度变化对FET的导通电阻和栅极-源极电容的影响[0012]所述三元III-V族化合物栅极层和所述二元III-V族化合物衬底的晶格常数与感应应力之间的差异产生了极化电荷，这使得在与栅极层的界面处产生二维电子气体[0015]图2是根据本发明实施例的垂直型基于鳍片的FET器件的简化截面图，该FET器件[0017]图4A至图4D是根据本发明实施例的示出了制造垂直型基于鳍片的FET器件的方法[0018]图5A至图5E是根据本发明的第一实施例的示出了制造垂直型基于鳍片的FET器件[0019]图6A至图6D是根据本发明的第二实施例的示出了制造垂直型基于鳍片的FET器件7[0020]图7A至图7H是可以应用于本发明的第一实施例和第二实施例的示出了制造垂直型基于鳍片的FET器件的方法的中间阶段[0022]图8B是图示了垂直型基于鳍片的FET器件的阈值电压(V)随蚀刻偏移量(μm)变化[0023]图8C是图示了垂直型基于鳍片的FET器件的电场E(MV/cm)随蚀刻偏移量(μm)变化[0024]图8D是图示了垂直型基于鳍片的FET器件的沟道泄漏(A)随蚀刻偏移量(μm)变化[0025]图9A是图示了对于正常蚀[0027]图11是图示了对于0.2μm渐变的外延层的导通电阻Ron随蚀刻变化(μm)而变化的[0028]图12是图示了对于0.2μm渐变的外延层的阈值电压Vt(V)随蚀刻变化(μm)而变化[0029]图13是图示了对于0.2μm渐变的外延层的最大电场(MV/cm)随蚀刻变化(μm)而变[0030]图14是图示了对于0.2μm渐变的外延层的处于1200V的高电压漏极泄漏电流Idss[0031]图15是示出了对于0.3μm渐变的外延层的导通电阻Ron(mΩ)随蚀刻变化(μm)而变[0032]图16是图示了对于0.3μm渐变的外延层的阈值电压Vt(V)随蚀刻变化(μm)而变化[0033]图17是图示了对于0.3μm渐变的外延层的电场(MV/cm)随蚀刻变化(μm)而变化的[0034]图18是图示了对于0.3μm渐变的外延层的处于1200V的高电压漏极泄漏电流Idss[0035]图19A是图示了预测在c平面In0.15Ga0.85N/GaN界面处产生的电流密度上的不存在[0036]图19B是图示了根据本发明的一些实施例的预测在c平面In0.15Ga0.85N/GaN界面处[0037]图20A是图示了预测在c平面In0.15Ga0.85N栅极层与GaN漂移[0038]图20B是图示了根据本发明的一些实施例的预测在c平面In0.15Ga0.85N/GaN界面处8[0040]图21A和图21B是图示了在150℃下的通过基线FET的沟道的电流密度与通过非极[0045]这里参考作为本发明的理想化的实施例(和中间结构)的示意性图示的截面图示形成的掩埋区可以导致在该掩埋区与表面(通过该表面进行注入)之间的区中的一些注入。9件100可以包括半导体衬底101、漂移层102和多个鳍片103，漂移层102包括在半导体衬底101上的均匀的掺杂区102a以及在均匀的掺杂区102a上的渐变掺杂区102b，所述多个鳍片[0050]FET器件100还可以包括：具有与渐变掺杂区102b直接接触的底部部分的栅极层中，栅极接触结构112可以包括：设置在栅极层110上的镍(Ni)层112a、设置在镍(Ni)层112a上的第一金(Au)层112b、设置在第一金(Au)层112b上的阻挡金属(例如，钼(Mo)、钛并且与源极接触结构106接触的第一过孔接触115、延伸穿过第一层间电介质层113和第二以包括具有第一掺杂剂浓度的N掺杂的III族氮化物材料，漂移区102的均匀的掺杂区102a变掺杂区102b具有从第二掺杂剂浓度增加(例如线性地增加)到第一掺杂剂浓度的第三掺具有与渐变掺杂区域102b接触的部分110a。栅极层的部分110a的深度(或厚度)将影响FET充分接触。在一个实施例中，所述栅极层可以包括三元化合物半导体层(例如，InxGa1-xN[0059]在一个实施例中，所述2DEG层是由c平面中的栅极层和漂移区之间的极化所引起的横向方向到朝向衬底的垂直方向的电流。参考图2，垂直型FET器件20可以包括：衬底调制。源极电流231在栅极层210下方横向流动并且垂直地流入漏电极217。在一个实施例厘米)范围内的N+GaN衬底。在一个实施例中，所述N+GaN衬底的电阻率可以是从约0.001[0063]方法300还包括：在所述第一III族氮化物外延层上形成第二III族氮化物外延层在所述金属层上形成图案化的硬掩模层(316)，以及利用作为掩模的所述图案化的硬掩模艺过程)利用所述图案化的硬掩模层在所述第二III族氮化物外延层中形成凹陷区(318)。与第一和第二III族氮化物外延层的导电类型相反的所述再生长的III族氮化物外延层的表面部分，而在所述鳍片的相对侧上保留所述第一电[0067]再次参考图3并参考图4A至图4D，其描述了根据本发明的一些实施例的制造垂直的半导体(漂移)层402半导体层402以950℃至1200℃的温度，优选地以1000℃至1150℃的括Si3N4围内的且小于0.020ohm-cm的电阻率的N-型掺杂剂来重度掺杂N+掺杂的III族氮化物衬底401。在一个实施例中，所述N+掺杂的III族氮化物衬底的电阻率可以是约0.001ohm-cm到402是具有约12μm的厚度并且具有约1×1016原子/cm3范围内的掺杂剂浓度的漂移层。第二体层与第二半导体层之间，并且具有从约1×1016原子/cm3增加(例如线性地增加)到1.3×的层404可以存在于第二半导体层403与金属层405之间，以改善第二半导体层与金属层之片间距为约2μm。为了具有均匀的鳍片高度，利用对蚀刻工艺过程的深度具有良好的可控共形地生长到与图案化的金属接触405’(或硬掩模406(如果省略图案化的金属接触型GaN层可以掺杂有掺杂剂浓度为约1×1019原子/cm3的Mg。P型GaN层可以掺杂有掺杂剂浓一个实施例中，重度N+掺杂的层(如图4B所示)可以存在于鳍片403’与图案化的金属接触实施例中，第二电介质层410b具有大约100nm的厚度，并且可以包括SiO2，以及可以通过[0077]参考图5D，蚀刻第三电介质层410c(间隔部412a)、第一电介质层410a和硬掩模[0079]图6A至图6D是根据本发明的第二实施例的图示了制造垂直型基于鳍片的FET器件可以包括SiO2并且以约300℃通过PECVD进行沉积。第二电介质层411可以包括Si3N4并且以[0082]参考图6D，移除硬掩模层406和间隔部412，而保留第一电介质层410的剩余部分[0083]图7A至图7H是可以应用于第一实施例和第二实施例的示出了制造垂直型基于鳍属层416a上的第二源极金属层416b、以及在第二源极金属层416b上的第三源极金属层属层416b包括具有厚度为约100nm的Al(铝)，并且第三源极金属层416c包括具有厚度为约极金属接触结构416将具有对应于开口宽度的约0.65μm的宽度。850℃在N2中执行5分钟的快速热退火金属掩模层420具有暴露第四半导体层407的表面部分的开口420a(方框334)。栅极金属掩[0087]参考图7D，通过沉积经由开口420a在第四半导体层407的暴露表面部分上形成栅构包括在第四半导体层407的表面部分上的第一栅极金属层421a、在第一栅极金属层421a在第四半导体层407的表面部分上的金属层保持相沉积(PECVD)工艺过程在第一层间电介质层425上沉积第二层间电介质层426(方框336)。[0092]图8A是使用0.2μm[0093]图6是图示了垂直型基于鳍片的FET器件的阈值电压(V)随0.3μm鳍片和未渐变的[0094]图8C是图示了垂直型基于鳍片的FET器件的电场E(MV/cm)随0.3μm鳍片和未渐变[0095]图8D是图示了垂直型基于鳍片的FET器件的沟道泄漏(A)随0.3μm鳍片和未渐变的蚀刻处的阈值电压的显著增加。是图示了对于0.1μm欠蚀刻的栅极拐角处的电场1103的曲线图。双箭头1起高电场。图10C是图示了对于0.2μm欠蚀刻的的ab电场的曲线图。重[0099]图11是图示了对于0.2μm渐变的外延层的漏极-源极导通电阻Ron随蚀刻变化(μm)[0100]图12是图示了对于0.2μm渐变的外延层的阈值电压Vt(V)随蚀刻变化(μm)而变化[0101]图13是图示了对于0.2μm渐变的外延层的最大电场(MV/cm)随蚀刻变化(μm)而变[0102]图14是图示了对于0.2μm渐变的外延层的处于1200V的高电压漏极泄漏电流Idss[0104]发明人使用具有插入在鳍片外延层与漂移区之间的具有0.3μm厚的线性地渐变的[0105]图15是示出了对于0.3μm渐变的外延层的导通电阻Ron(mΩ)随蚀刻变化(μm)而变[0106]图16是图示了对于0.3μm渐变的外延层的阈值电压Vt(V)随蚀刻变化(μm)而变化电压Vt增加了约10这是可接受的，并且远小于图12中所图示的利用第二组模拟中使用[0107]图17是图示了对于0.3μm渐变的外延层的电场(MV/cm)随蚀刻变化(μm)而变化的[0108]图18是图示了对于0.3μm渐变的外延层的处于1200V的高电压漏极泄漏电流Idss片蚀刻深度工艺过程变化将导致漏极源极导通电阻Ron以及阈值电压Vt和击穿电压的不可[0110]在一个实施例中，用于FET器件的现有SilvacoTCAD模型被修改为在栅极区中使[0115]图19A是图示了预测在c平面In0.15Ga0.85N/GaN界面处产生的电流密度上的不存在的横向表面水平地流动，然后在朝向衬底和漏极金属接触的方向上垂直地流动通过漂移[0116]图20A是图示了预测在c平面In0.15Ga0.85N栅极层与GaN漂移[0117]图20C是图示了不存在极化2111以及存在极化2112的电场的关闭状态幅度的曲线[0118]表2示出了基线GaN鳍片式FET与包括极化的In0.15Ga0.85N栅极鳍片式FET的模拟电0.80.8是是0.20.22.924.52.42.46.60E-0.80.80.8是是0.20.22.922.62.42.46.60E-0.8[0126]图21A和图21B是示出了通过FET的沟道的电流密度的图(图21A)以及临近于FET式FET。用于P型栅极材料的InGaN的应用提供了使用常规技术所不可获得的许多益处。例