医用FPGA开发教程-基于Xilinx和VHDL-第4讲-分频器实验

第4讲分频器实验1医用FPGA开发实用教程——基于Xilinx和VHDLPracticalTutorialonMedicalFPGADevelopment——BasedonXilinxandVHDL实验原理ExperimentalPrinciples“

设计一个分频器，对50MHz的系统时钟进行分频，输出一个占空比为50%、频率为1Hz的方波信号，并将该方波信号约束到FPGA高级开发系统上编号为LED0的发光二极管，达到该发光二极管500ms更改一次状态，除此之外，该分频器还可以通过编号为RESET的按键进行低电平复位。4.12LED电路原理图

分频器实验涉及的硬件电路包括一个位于FPGA高级开发系统上的LED0以及与LED0串联的限流电阻，LED0通过电阻连接到芯片的G14引脚，除此之外，还包括系统时钟引脚和系统复位引脚，其中，系统时钟引脚连接50MHz时钟模块，是芯片的时钟源，系统复位引脚连接RESET按键，低电平复位，G14为高电平时，LED0点亮，G14为低电平时，LED0熄灭。3时钟分频

分频就是对较高频率的信号进行处理，得到较低频率的信号。一个高频信号的频率降低为原来的1/N，就叫N分频。例如，将50MHz的信号经过2分频得到25MHz的信号，经过5分频得到10MHz的信号，经过10分频得到5MHz的信号。41Hz分频原理

本实验LED0每500ms更改一次状态，闪烁频率为1Hz，而我们的系统时钟频率为50MHz，因此，1Hz时钟的分频数为50MHz/1Hz=50000000（50M）。通过定义一个计数器s_cnt，对50MHz时钟进行计数，在每个时钟上升沿，s_cnt执行一次加1操作，当s_cnt在0和24999999（25M-1）之间时，clk_o输出低电平，当s_cnt在25000000（25M）和49999999

（50M-1）之间时，clk_o输出高电平，并在49999999之后的下一个时钟上升沿将s_cnt清零重新开始计数。5内部电路图

clk_i和rst_n_i分别为50Mhz时钟信号和复位信号的输入端，clk_o为1Hz时钟信号输出端；s_cnt和s_clk分别为用于计数和分频的寄存器；CNT_MAX和CNT_HALF则为常量，其中CNT_MAX可以调节输出时钟的频率，CNT_HALF可以调节输出时钟的占空比。本实验中CNT_MAX为49999999，CNT_HALF为24999999。6实验步骤ExperimentalProcedure“4.27设计流程8步骤1：ISE软件标准化设置步骤2：创建FPGA工程步骤3：新建Verilog文件步骤4：完善clk_gen_1hz.v文件步骤5：检查Verilog文件语法步骤6：通过Synplify综合工程步骤7：新建Verilog测试文件进行仿真步骤8：新建引脚约束文件步骤9：下载程序步骤10：固化程序本章任务Tasksinthischapter“4.39本章任务10

学习完本章后，严格按照实验步骤，进行ISE软件标准化设置、创建FPGA工程、新建Verilog文件、测试文件和引脚约束文件，并且最终生成.bit文件和.mcs文件，将其分别下载到FPGA高级开发系统中，查看运行结果。本章习题Exercisesinthischapter“X.411本章习题12为什么要对ISE软件进行标准化设置？2.FPGA高级开发系统上的FPGA芯片型号是什么？封装是什么？3.简述时钟分频原理。4.分频器实验主要基于计数器，简述50MHz时钟分频到1Hz时钟的过程。5.generic引导的参数说明和传递语句中的参数与constant关键字定义的常量有何区别？6