CN112951804B 包括划线的半导体装置及制造半导体装置的方法 （三星电子株式会社）

US2006060945A1,2006.03.23包括划线的半导体装置及制造半导体装置壁、下侧壁和将上侧壁连接到下侧壁的连接表面。设置在上侧壁下的下侧壁比上侧壁靠近基2其中，绝缘层包括位于基底上的下绝缘层、位于下绝缘层上的3和基底上的下绝缘层、位于下绝缘层上的中间绝缘层以及位于中间绝缘层上的上绝缘层，4多个半导体芯片，堆叠在印刷电路板上，其中，提供包括第一芯片区域、第二芯片区域以及位于第一芯片区域与第二所述方法还包括：通过沿着分割区域进行切割来将第一芯片区域和第二芯其中，沟槽的形成包括部分地蚀刻中间绝缘层的一部分，中间56[0001]本专利申请要求于2019年12月10日在韩国知识产权局(KIPO)提交的第10_2019_[0003]制造半导体装置的工艺包括在基底上形成多个半导体芯片和处于多个半导体芯种研究以在划线中有效地布置多个测试图案和多个对[0006]发明构思提供了一种有效地设置测试图案和对准键图案的半导体装置和一种制缘层的侧壁的一部分，并且上侧壁包括中间绝缘层的侧壁和下绝缘层的侧壁的另一部分；7[0012]图1和图2是用于描述根据本发明构思的示例性实施例的半导体晶片的一部分的[0017]图9至图13是用于描述根据本发明构思的示例性实施例的半导体装置的半导体晶[0018]图14是示出根据本发明构思的示例性实施例的如图6中所示的半导体晶片的一部[0020]图17和图18是示出根据本发明构思的示例性实施例的如图6中所示的半导体晶片[0021]图19至图21是用于描述根据本发明构思的示例性实施例的半导体装置的半导体[0022]图22是示出根据本发明构思的示例性实施例的如图6中所示的半导体晶片的一部[0023]图23是用于描述根据本发明构思的示例性实施例的半导体装置的半导体晶片的8[0024]图24是示出根据本发明构思的示例性实施例的如图6中所示的半导体晶片的一部[0025]图25是用于描述根据本发明构思的示例性实施例的半导体装置的半导体晶片的[0026]图26至图31是根据本发明构思的示例性实施例的用于描述制造半导体装置的方[0034]第一划线SL1可以设置在多个芯片区域CH之间。第一划线SL1可以包括第一区域割区域SLC1的水平宽度可以为约20μm。第一划线SL1的水平宽度可以是在垂直于第一划线9[0037]第一图案组49A和第二图案组49B中的每个可以包括测试元件组(TEG)、对准键图[0041]第一图案组49A可以设置在第一划线SL1的第一区域SL11上。第二图案组49B可以设置在第一划线SL1的第二区域SL12上。第一分割区域SLC1可以置于第一区域SL11与第二一图案组49A和第二图案组49B中的每个可以触多个中间插塞43中的至少一个(例如，多条中间布线44中的最上面的一个中间插塞43)。以延伸到下绝缘层31的内部部分中。分割孔71的底部可以设置在比下绝缘层31的最上端[0047]分割孔71的最下端与基底21之间的距离可以比测试垫45的最上端与基底21之间的距离短。分割孔71的最下端可以设置在比多条中间布线44中的每条的最下端低的水平[0048]多个保护环62可以设置在多个芯片区域CH与第一划线SL1之间的边界处。多个保[0054]隔离层23可以通过使用浅沟槽隔离(STI)技术形成在基底21中。有源区24可以被隔离层23隔离在基底21中。多个栅电极26中的每个可以设置在比基底21的上端(即，上表27可以在基底21中设置为与多个栅电极2外部部分的电荷存储层264以及围绕电荷存储层264的外部部分的阻制线。多个电极层253之中的在最上层之后向下的第二层和第三层可以对应于地选择层[0061]参照图6，根据实施例的半导体晶片可以包括设置在基底21上的多个芯片区域CH二划线SL2中的每条也可以被称为基底21二图案组49B可以与第一图案组49A平行地设置。第一分割区域SLC1可以设置在第一区域[0065]图9至图13是用于描述根据实施例的半导体装置的沿着图7的线I_I'截取的半导下端可以设置在比多个下插塞42中的每个的最上[0071]图14是示出如图6中所示的半导体晶片的一部分的放大图，图15是用于描述半导35中的各种有源/无源元件之中选择的至少一个元件基本相同的材料层。测试图案41可以44之间以及分割孔71的侧壁与多个中间[0074]图17和图18是示出如图6中所示的半导体晶片的一部分的放大图，图19至图21是对准键图案相同的对准键图案。第一图案组49C可以设置在第一划线SL1的第一区域SL11一分割区域SLC1与第一图案组49C分离。第二划线SL2可以包括与第一划线SL1的构造类似图案45D可以覆盖第一图案组49C的上部部分和第二图案组49案组49D可以包括与第一图案组49C的对准键图案[0080]图22是示出如图6中所示的半导体晶片的一部分的放大图，图23是用于描述根据[0083]图24是示出如图6中所示的半导体晶片的一部分的放大图，图25是用于描述根据[0084]参照图24和图25，第一划线SL1和第二划线SL2可以设置在多个芯片区域CH之可以设置在第一区域SL11上。第二图案组49B可以设置在第二区域SL12上。第一分割区域划线SL2的水平宽度可以比第一划线SL1的水平宽度窄。第二划线SL2的水平宽度可以为约[0086]第三图案组49E可以设置在第二划线SL2上。第三图案组49E可以与第二分割区域[0087]图26至图29是用于描述根据实施例的制造半导体装置的方法的沿着图7的线I_I'[0088]参照图26，可以提供包括多个芯片区域CH和在多个芯片区域CH之间的第一划线SL1的基底21。可以在基底21中形成隔离层23。可以在基底21和隔离层23上形成下绝缘层上形成第一图案组49A。可以在与第一区域SL11相对的第二区域SL12上形成第二图案组形成上布线64的工艺可以包括形成薄膜的工艺和图案化工[0093]参照图29，可以在多个芯片区域CH中的每个的第一上绝缘层35A上形成第二上绝层35B的开口部72。第一上绝缘层35A的上表面和测试垫45的上表面可以通过开口部72暴[0095]图30和图31是用于描述根据实施例的制造半导体装置的方法的沿着图7的线I_I'[0096]参照图30，可以通过部分地去除第一上绝缘层35A来形成部分地暴露测试垫45的照图1至图31描述的芯片区域CH分割成半导体装置。沿着第一分割区域SLC1和第二分割区域CH之外，半导体装置中的每个可以具有第一划线SL1和第二划线SL2中的每个的部分结例的半导体装置的沿着图36的线V_V'截[0101]参照图32和图33，根据实施例的半导体装置可以包括与半导体晶片分离的基底侧壁SWU的表面可以基于分割孔71来确定。下侧壁SWL可以具有与上侧壁SWU的表面粗糙度[0104]上侧壁SWU可以与中间绝缘层33的侧壁和下绝缘层31的侧壁的一部分对应。下侧壁SWL可以与下绝缘层31的侧壁的另一部分和隔离层23的侧壁对应。隔离层23可以掩埋在壁SWL的凹进的上表面对应。下侧壁SWL与上侧壁SWU之间的边界可以与下绝缘层31的凹进分的上表面对应。(参见示出了在应用锯切工艺以形成半导体装置之前的半导体晶片的图第一斜度θ1可以具有在约90度与约105度之间的的对应构造类似的构造。第一划线SL1可以包括与上面参照图32至图35描述的构造类似的分测试垫45的侧壁。第二侧壁SW2可以具有与第一侧壁SW1的表面粗糙度不同的表面粗糙装置可以包括混合存储器立方体(HMC)、高带宽存储器(HBM)、双数据速率第五代(DDR5)[0115]参照图38，根据实施例的半导体装置可以包括印刷电路板PC、中介层基底和第四存储器芯片MD4。多个存储器芯片MD1至MD4中的至少一些可以包括多个贯穿电极多个第三凸块589可以设置在印刷电路板PC与中介介层基底IP上。多个第二凸块489可以设置在微处理器CP与中介层基底IP之间以及基体芯片BD与中介层基底IP之间。微处理器CP可以包括诸如图形处理单元(GPU)或应用处理器经由中介层基底IP和多个第二凸块489连接到微[0118]多个存储器芯片MD1至MD4可以顺序地堆叠在基体芯片BD上。多个存储器芯片MD1储器芯片MD1至MD4中的每个可以包括基底21、存储器单元MC以及第一划线SL1和第二划线SL2。多个贯穿电极139可以设置在多个芯片区域中。多个贯穿电极139可以在存储器芯片MD1至MD4中的每个中穿过基底的芯片区[0119]在实施例中，粘合层195可以设置在多个存储器芯片MD1至MD4之间以及第一存储设置在多个存储器芯片MD1至MD4之间以及第一存储器芯片MD1与基体芯片BD之间。多个第[0121]参照图39，根据实施例的半导体装置可以包括顺序地堆叠在封装板PC2上的多个上的一个或更多个半导体芯片的半导体封装件或者包括多个封装件的叠层封装件装置的芯片MD1至MD4可以经由多个第一凸块189和多个贯穿电极139连接到封装板PC2。覆盖多个存储器芯片MD1至MD4的包封材料196可以设置在封装板PC2上。包封材料196可以包括EMC。多个第二凸块489可以设置在封装板PC2的下表个贯穿电极139可以设置在多个芯片区域CH中。多个贯穿电极139可以在存储器芯片MD1至[0125]尽管已经参照发明构思的实施例具体地示出并描述了发明构思，但是将理解的