CN113053885B 半导体器件和方法 （台湾积体电路制造股份有限公司）

US2018130905A1,2018.US9997519B1,2018.0种包括围绕功函数金属层的阻挡层的半导体器域的第一阻挡层与围绕第二沟道区域的第二阻2所述第一沟道区域的第一阻挡层与围绕所述第二沟道区域的第二阻形成围绕所述第一沟道区域的第一栅极电介质层和围绕所述第二沟道区域的第二栅在所述第一栅极电介质层之上沉积第一功函数金属层，在所述在所述第一功函数金属层之上沉积第一阻挡层，在所填充材料被同时沉积在所述第一阻挡层和所述第二阻3导体衬底的主表面的方向上的厚度与所述功函数金属层在平行于所述半导体衬底的主表4方向上的厚度与所述功函数金属层在平行于所述半导体衬底的主表面的方向上的厚度相[0008]图1示出了根据一些实施例的三维视图中的包括纳米片场效应晶体管(NSFET)的5[0010]下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外函数金属层迁移到沉积在相邻的第二沟道区域上的高k层，并防止金属从沉积在第二沟道区域上的功函数金属层迁移到沉积在第一沟道区域上的高k层。阻挡层可以进一步防止沉层54A‑54C中的每一个的顶表面、侧壁和底表面上，并且沿着衬底50的部分的顶表面和侧电介质层100和栅极电极102的相反侧。图1进一步示出了在后面的附图中使用的参考横截6的纵向轴线并在例如NSFET的外延源极/漏极区域92之间的电流流动的方向上。横截面C-C’[0015]本文讨论的一些实施例是在使用后栅极(gate-last)工艺形成的NSFET的上下文[0016]图2至图21B是根据一些实施例的制造NSFET的中间阶段的截面图。图2至图5、图区域50P实体分开(如分隔件51所示)，并且可以在区域50N与区域50P之间设置任何数量的电类型可以与要在区域50N和区域50P中的每一个中形成的源极/漏极区域(例如，外延源源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域53中的掺杂浓度可以从约1×7二半导体层54。多层堆叠56中的每个层可以使用诸如化学气相沉积(CVD)、原子层沉积一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)来对纳米结构55和衬底50进行[0024]在图4中，邻近衬底50的图案化部分和纳米结构55形成浅沟槽隔离(STI)区域5STI区域58可以通过在衬底50之上以及相邻的衬底50的图案化部分/纳米结构55之间形成子体系统中的基于CVD的材料沉积以及后固化，以将所沉积的材料转化为另一材料(例如，8[0029]进一步在图4中，可以在纳米结构55和/或衬底50中形成适当的阱(未单独示出可以用作掩模以基本上防止n型杂质被注入到区域50N中。n型杂质可以是注入到该区域中1×1016原子/cm3至约1×10189属氮化物、含金属硅化物、含金属氧化物和金属。虚设栅极层62可以通过物理气相沉积层62可以由相对于STI区域58的材料具有高蚀刻选择性的其他材料制成。掩模层64可以包[0035]在图6A和图6B中，可以使用可接受的光刻和蚀刻技术来对掩模层64(参见图5)进材料的第二半导体层54A-54C中形成。掩模74的图案可以被用于将每个虚设栅极72与相邻[0038]在形成第一间隔物81和第二间隔物83之后，可以执行针对轻微掺杂源极/漏极的p型杂质。轻微掺杂源极/漏极区域的杂质浓度可以从约1×1015原子/cm3至约1×1019原使用定时蚀刻工艺来在第一凹槽86达到期望深度之后停止对第一凹槽86的以对第一半导体材料具有选择性，使得与第一半导体层52A-52C相比，第二半导体层54A-导体层54A-54C包括例如Si或SiC的实施例中，可以使用氢氧化四甲铵(TMAH)、氢氧化铵[0042]在图11A和图11B中，在侧壁凹槽88中形成内部间隔物90。可以通过在图10A和图10B所示的结构之上沉积内部间隔物层(未单独示出)来形成内部间隔物90。内部间隔物层止外延源极/漏极区域92与随后形成的所得NSFET的栅极之间[0044]区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽区域50P(例体层54A-54C是硅，则外延源极/漏极区域92可以包括在第二半导体层54A-54C上施加拉伸[0045]区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽区域50N(例体层54A-54C是硅，则外延源极/漏极区域92可以包括在第二半导体层54A-54C上施加压缩[0046]外延源极/漏极区域92、第二半导体层54A-54C和/或衬底50可以注入掺杂剂以形退火。源极/漏极区域的杂质浓度可以在约1×1019原子/cm3和约1×1021原子/cm3之间，例[0047]作为用于在区域50N和区域50P中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外扩展超过纳米结构55的侧[0048]在图13A和图13B中，分别在图6A和图12B所示的结构之上沉积第一层间电介质(ILD)96(图7A-图12B的工艺不会改变图6A所示的横截面)。第一ILD96可以第一间隔物81之间。CESL94可以包括具有与上覆的第一ILD96的材料不同的蚀刻速率的面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74，同性蚀刻工艺(例如，湿法蚀刻等)去除第一半导体层52A-52C。可以使用对第一半导体层用氢氧化四甲铵(TMAH)、氢氧化铵(NH4O[0053]栅极电极102分别沉积在栅极电介质层100之上，并填充第二凹槽98的剩余部分。和栅极电介质层100的材料的剩余部分因此形成所得NSFET的替换栅极。栅极电极102和栅[0054]如图17C和图17D所示，栅极电介质层100可以包括界面层100A和第一电介质层(TiO2(ZrSiO2[0057]在形成第一电介质层100B之后，在第一电介质层100B上形成功函数金属层102A。功函数金属层102A被形成为用于调整器件的功函数。功函数金属层102A可以是用于区域2222为从约10A到约40A,例如，约25A功函数金属层102A可以被形成为使得在沉积在衬底50和第二半导体层54A-54C中的相邻项上的功函数金属层102A之挡层102B以防止沉积在衬底50或第二半导体层54A-54C中的任一项上的功函数金属层102A可以进一步防止沉积在衬底50和第二半导体层54A-54C中的相邻项上的功函数金属层102A融合，并且可以用于确保功函数金属层102A在第二半导体层54A-54C的周边周围具有相同可以彼此融合。阻挡层102B可以填充在沉积衬底50和第二半导体层54A-54C中的相邻项上阻挡层102B的厚度T1可以在与第二半导体102B和第二半导体层54A-54C之间的距离大于功函数金属层102A和第二半导体层54A-54C厚度T1与相邻的第二半导体层54A-54C之间、或半导体层54A与衬底50之间的距离D1之比可间齐平的点处、并在平行于衬底50的主表面的方向上测量。距离D1可以在第二半导体层半导体层54A-54C之间的距离大于功函数金属层102A和第二半导体层54A-54C之间的距离，衬底50和第二半导体层54A-54C中的相邻项上的阻挡层102B之间留区域50N和区域50P中的功函数金属层102A，并且可以使用相同的工艺同时形成区域50N和应的上覆栅极电极102)，使得在栅极堆叠正之上和第一间隔物81的相对部分之间形成凹[0064]在图19A和图19B中，通过第二ILD110和第一ILD96形成源极/漏极接触件112和第二ILD110和栅极掩模108形成栅极接触件114的开口。可以使用可接受的光刻和蚀刻技极/漏极区域92与源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112实的第二半导体层54A-54C上的功函数金属层102A融合，这确保了功函数金属层102A在第二半导体层54A-54C的周边周围具有均匀的厚度。这改善了器件的电气性能并减少了器件缺[0066]图20A和图20B分别示出了根据一些实施例的图17A的区域101的详细视图和图17B[0067]图21A和图21B分别示出了根据一些实施例的图17A的区域101的详细视图和图17B102C的一些部分可以在形成在衬底50和第二半导体层54A-54C中的相邻项上的阻挡层102B充材料从第一沟道区域和半导体衬底之间的阻挡层和第二阻挡层延伸。在一个实施例中，功函数金属层的厚度为10A至40A。在一个实施例中，阻挡层的厚度为10A至30A.在结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基所述填充材料被同时沉积在所述阻挡层和所述第二阻填充材料从所述第一沟道区域和所述半导体衬底之间的所述阻挡层和所述第二阻挡层延[0090]示例19.根据示例18所述的半导体器件，其中，所述阻挡层的厚度为至