CN113097175B 半导体封装及其制造方法 （安靠科技新加坡控股私人有限公司）

201610493495.52016.06.28司新闵哲林河贞金姬贤金祥恒US2002140085A1,2002.10.03成于所述第一凹口部分中的多个第一凹口导电到所述衬底的所述第一凹口部分中且具有电连接到所述多个第一凹口导电图案的第一电极和2顶部衬底结构，其具有顶部衬底结构顶侧、顶部衬底结构底且所述凹孔衬底结构包括底部凹孔和在所述凹孔衬底结构底侧中的底顶部电子构件，其具有顶部电子构件顶侧、耦接到所述顶底部电子构件，其具有底部电子构件顶侧、底部电子构件底侧囊封材料，所述囊封材料至少覆盖所述顶部衬底结构顶侧和所述顶部电子构件周围其中所述多个顶部衬底结构周围侧中的每个顶部衬底结构周围侧与所述多个凹孔衬底结构周围侧中相应的一个凹孔衬底结构周围侧共平面并且与所述多个囊封周围侧中相2.根据权利要求1所述的电子装置，其中所述囊封材料的一部分直接垂直地设置在所3.根据权利要求1所述的电子装置，其中所述顶部衬底结构电介质层以及所述凹孔衬所述顶部衬底结构导电层位在所述顶部衬底所述顶部衬底结构包括第二顶部衬底结构导电层，所述第二顶部衬底结构导孔直接垂直地延伸在所述顶部衬底结构导电层和所述第二顶部衬底结构导电层之间并且电连接所述顶部衬底结构导电层和所述第二顶部件并且将底部电子构件周围侧横向地与所述凹孔衬底结构电介所述凹孔衬底结构电介质层横向围绕所述凹38.根据权利要求1所述的电子装置，其中所述凹孔衬底结构电介质层的一部分被直接垂直地设置在所述顶部衬底结构底侧和所述所述凹孔只部分延伸穿过所述第二凹孔衬底结构顶部衬底结构，所述顶部衬底结构具有顶部衬底结构顶所述凹孔衬底结构包括凹孔衬底结构导电层、第一凹孔衬底结构电介所述凹孔衬底结构包括底部凹孔和在所述凹孔衬底结构底侧中的底顶部电子构件，所述顶部电子构件具有顶部电子构件顶侧、底部电子构件，所述底部电子构件具有底部电子构件顶侧、底囊封材料，所述囊封材料至少覆盖所述顶部衬底结构顶侧和所述顶部电子构件周围所述第一凹孔衬底结构电介质层和所述第二凹孔衬底结构电介质层横向地围绕所述所述第一凹孔衬底结构电介质层的一部分被直接垂直地设置在所述底部电子构件和14.根据权利要求13所述的电子装置，其中所述顶部衬底结构周围侧中的每个顶部衬底结构周围侧与所述多个凹孔衬底结构周围侧中相应的一个凹孔衬底结构周围侧共平面、与所述第一凹孔衬底结构电介质层的相应的周围侧共平面并且与所述第二凹孔衬底结构415.根据权利要求13所述的电子装置，其中所述底部电子构件底侧从所述电子装置暴16.根据权利要求13所述的电子装置，其中所述第二凹孔衬底结构电介质层覆盖所述所述第一凹孔衬底结构电介质层横向围绕所述第二顶部衬底结构导电层的至少一部19.根据权利要求13所述的电子装置，其还包括互连凸块在所述凹孔衬底结构底侧上顶部衬底结构，所述顶部衬底结构具有顶部衬底结构所述凹孔衬底结构包括底部凹孔和在所述凹孔衬底结构底侧中的底顶部电子构件，所述顶部电子构件具有顶部电子构件顶侧、底部电子构件，所述底部电子构件具有底部电子构件顶侧、底囊封材料，所述囊封材料至少覆盖所述顶部衬底结构顶侧和所述顶部电子构件周围所述凹孔衬底结构电介质层和所述第二凹孔衬底结构电介质层都横向围绕所述底部所述底部凹孔延伸完全穿过所述第二凹孔衬底结构5所述凹孔衬底结构电介质层的一部分直接垂直地设置在所述底部电子构件和所述顶6[0002]本申请案参考2015年7月13日在韩国知识产权局申请的且标题为“半导体封装参考图式阐述的本发明，所属领域的技术人员将显而易见此类方法的另外的局限性和缺[0009]图4A到4M是循序说明根据本发明的另一实施例的半导体封装的制造方法的横截[0011]图6A到6M是循序说明根据本发明的实施例的半导体封装的制7 z中的一或多者”。脱离本发明的教示的情况下，半导体装置可以侧向转动使得其“顶”表面水平地朝向且其8述电介质层时与第一导电图案和第二导电图衬底上提供的凹口部分中来减小半导体封装的[0025]将在各种实例实施方案的以下描述中描述或从各种实例实施方案的以下描述了凹口导电图案111；形成第一绝缘层113以填充第一绝缘障壁112的外侧并覆盖核心衬底10可包含两个第一凹口导电图案，其形成一组，以分别连接到第一无源元件120的第一电极121和第二电极122。为了允许将多个第一无源元件120安装在核心衬底10的第一表面10a供的导电图案同时形成。第一凹口导电图案111可通常由选自由以下各项组成的群组的一111中的每一者隔开且具有预定高度以在具有第一凹口导电图案111的区上形成空间。此凹口导电图案111与核心衬底10的第一表面10a的外侧分隔开。第一绝缘障壁112可由焊料9113经形成以在核心衬底10的第一表面10a上的第一绝缘障壁112的外侧中完全覆盖核心衬112可防止在形成第一绝缘层113时半固化状态中的第一绝缘层113覆盖第一凹口导电图案底110可包含形成于从第一表面110a朝向第二表面110b的方向中的至少一个第一凹口部分连接到提供于衬底110的第一凹口部分110c中的第一凹口导电图案111。第一无源元件120可包含第一电极121和第二电极122，且可电连接到第一凹口导电图案111。第一无源元件[0035]导电层214可经形成以在第一凹口导电图案111形成于核心衬底10上之后覆盖第一无源元件120的第一电极121与第一凹口导电图案111之间以及第一无源元件120的第二极121和122到第一凹口导电图案11[0038]第二凹口导电图案314可包含形成于板形状的核心衬底10的第二表面10b上的多个第二凹口导电图案。第二凹口导电图案314可形成在对应于将在上面安装第二无源元件330的区的位置处。所述多个第二凹口导电图案314可包含一对第二凹口导电图案(其形成10上提供的导电图案。第二凹口导电图案314可通常由选自由以下各项组成的群组的一者[0039]第二绝缘障壁315与核心衬底10的第二表面10b上的第二凹口导电图案314隔开，且经形成以具有预定高度以在其中提供第二凹口导电图案314的区中形成空间。第二绝缘二绝缘障壁315经配置使得待连接到第二无源元件330的相应电极331和332的两个第二凹口导电图案314与核心衬底10的第二表面10b的外侧分隔开。第二绝缘障壁315可由焊料抗[0040]第二绝缘层316经形成以覆盖核心衬底10的第二表面10b上的第二绝缘障壁315的315的外侧中完全覆盖核心衬底10的第二表面10b。第二绝缘层316可经形成以具有与第二复形成一次到五次或更多次。虽然本发明中说明第二绝缘障壁315和第二绝缘层316(其为[0041]衬底310可包含形成于从第一表面310a朝向第二表面310b的方向中的至少一个第部区。第二凹口部分310d可包含多个第二凹口部分以在衬底110上安装多个第二无源元件[0042]第二无源元件330安装在衬底110的第二凹口部分310d中以电连接到提供于衬底310中的第二凹口部分310d中的第二凹口导电图案314。第二无源元件330可包含第一电极[0044]如图4A到4M中所说明，根据本发明的另一实施例的半导体封装的制造方法可包及在衬底410的第二导电图案418上形成外部导电除晶种层2；在电介质层413和416上形成保护层419以暴露第一和第二导电图案411和418；[0046]可通过使用形成于载体1的一个和另一表面上的晶种层2作为开始层来积累层而[0048]在图4A中说明的载体1上形成晶种层2的过程中，由导电材料制成的晶种层2经形[0049]在使用图4B中说明的晶种层2形成第一导电图案411和虚设图案412的过程中，掩[0050]在形成第一电介质层413以覆盖图4C中说明的第一导电图案411和虚设图案412的和第三导电图案415。第一电介质层413可经形成以具有足以完全覆盖形成于晶种层2上的第一导电图案411和虚设图案412的预定厚度。第一电介质层413可电学上保护第一导电图成于第一电介质层413的一个表面上的第一导电图案411与形成于第一电介质层413的另一表面上的第三导电图案415电连接。可通过形成晶种层414x以完全覆盖经由第一电介质层413的通孔和通孔的侧壁暴露于外部的第一导电图案411且随后在晶种层414x上执行电镀来形成第一导电通孔414。可通过在第一电介质层413上形成晶种层414x且随后在晶种层案415还可经形成以在经由电镀形成第一导电通孔414时沿着第一电介质层413的暴露表面[0051]在形成第二电介质层416以覆盖图4D中说明的第一导电通孔414和第三导电图案第一电介质层413的预定厚度。第二电介质层416可电学上保护第一导电通孔414和第三导以在通过第二电介质层416时使第三导电图案415暴露于外部，进一步形成第二导电通孔417以填充通孔的至少一部分，且随后第二导电图案418形成于第二电介质层416上以电连接到第二导电通孔417。第二导电通孔417在通过第二电介质层416时将形成于第二电介质层416的一个表面上的第三导电图案415与形成于第二电介质层416的另一表面上的第二导的侧壁暴露于外部的第三导电图案415且随后在晶种层417x上执行电镀来形成第二导电通经由电镀形成第二导电通孔417时沿着第二电介质层416的暴露表面部分延伸。也就是说，晶种层417x可插入在第二导电通孔417与第二电介质层416之间以及第二导电图案418与第[0054]在从图4G中说明的第一电介质层413移除晶种层2的过程中，将与载体1分离的衬质层413和虚设图案412暴露于外部。暴露于外部的第一电介质层413的第一表面413a和第二表面416b上的第二导电图案418可从衬底410x上的第二电介质层416的第二表面416b伸[0055]在电介质层413和416上形成保护层419以暴露图4H中说明的导电图案411和418的过程中，保护层419a和419b分别形成于第一电介质层413的第一表面413a和第二电介质层416的第二表面416b上。保护层419a和419b经形成以将经由第一电介质层413的第一表面413a暴露的第一导电图案411和虚设图案412和经由第二电介质层416的第二表面416b暴露的第二导电图案418暴露于外部。也就是说，保护层419a和419b分别形成于第一电介质层[0056]在从图4I中说明的电介质层413移除虚设图案412的过程中，移除当移除晶种层2[0057]在图4J中说明的衬底410上安裝第一无源元件120的过程中，第一无源元件120安装在第一凹口部分410c中以电连接到提供于第一凹口部分410c中的第一凹口导电图案[0058]在安裝图4K中说明的半导体裸片430的过程中，半导体裸片430安装在衬底410的提供在半导体裸片430的第一表面430a上，且接合垫和第一导电图案411可经由导线(未图[0061]在如此制造的半导体封装400中，第一无源元件120插入到衬底410的第一凹口部[0064]半导体裸片530安装在衬底410的第一表面410a上以电连接到衬底410的第一导电610；安裝第三无源元件330以电连接到提供于衬底610的第二凹口部分610c中的第二凹口一电介质层613，且随后可进一步在第一电介质层613上形成第一导电通孔614和第三导电图案615。第一电介质层613经形成以具有足以完全覆盖形成于晶种层2上的第一导电图案一导电图案611暴露于外部，第一导电通孔614可进一步经形成以填充通孔的至少一部分，且接着可进一步在第一电介质层613上形成第三导电图案615以电连接到第一导电通孔的第一导电图案611与形成于第一电介质层613的另一表面上的第三导电图案615电连接。可通过形成晶种层614x以完全覆盖经由第一电介质层613的通孔和通孔的侧壁暴露于外部一电介质层613上形成晶种层614x且随后在晶种层614x上执行电镀来形成第三导电图案入在第一导电通孔614与第一电介质层613之间以及第三导电图案615与第一电介质层613之间。晶种层614x可包围第一导电图案611与第一导电通孔614和第一导电通孔614的侧壁[0073]在图6C中说明的第三导电图案615上形成虚设图案612的过程中，虚设图案612经形成以覆盖形成于第一电介质层613上的第三导电图案615中的至少一者。虚设图案612可中的并不连接到第一导电通孔614的第三导电图案615上。具有虚设图案612的第三导电图案615变为提供于衬底610的凹口部分中的第二凹口导[0074]在形成第二电介质层616以覆盖图6D中说明的虚设图案612、第一导电通孔614和612a经由第二电介质层616暴露于外部。第二电介质层616可电学上保护第一导电通孔614以在通过第二电介质层616时使第三导电图案615暴露于外部，第二导电通孔617进一步经通孔的侧壁暴露于外部的第三导电图案615且随后在晶种层617x上执行电镀来形成第二导说，晶种层617x可插入在第二导电通孔617与第二电介质层616之间以及第二导电图案618案612暴露于外部。暴露于外部的第一电介质层613的第一表面613a和第一导电图案611的[0078]在电介质层613和616上形成保护层619以暴露图6H中说明的导电图案611和618的过程中，保护层619a和619b分别形成于第一电介质层613的第一表面613a和第二电介质层616的第二表面616b上。保护层619a和619b经形成以将经由第一电介质层613的第一表面613a暴露的第一导电图案611以及经由第二电介质层616的第二表面616b暴露的第二导电案612时提供的第二凹口部分610c中暴露于外部。第二凹口导电图案615a可为具有形成于[0080]在图6J中说明的衬底610上安裝第二无源元件330的过程中，第二无源元件330安装在第二凹口部分610c中以电连接到提供于第二凹口部分610c中的第二凹口导电图案615a。第二无源元件330可包含第一电极331和第二电极332且可电连接到第一凹口导电图[0081]在安裝图6K中说明的半导体裸片430的过程中，半导体裸片430安装在衬底610的第一表面610a上以电连接到衬底610的第一导电图案611。图6K中说明的半导体裸片430的面610a和半导体裸片430。囊封剂440可电学上保护衬底610的第一表面610a和半导体裸片接到暴露于衬底610的第二表面610b的第二导电图案618。外部导电凸块450是输出衬垫以[0084]在如此制造的半导体封装600中，第二无源元件330插入到衬底610的第二凹口部上形成保护层以暴露第一和第二导电图案611和618；以及在第二电介质层616上形成第二且在第一电介质层613上形成第一导电通孔614和第三导电图案615；以及形成图7A中说明[0087]在形成第二电介质层616以覆盖图7A中说明的第一导电通孔614和第三导电图案成以在通过第二电介质层616时使第三导电图案615暴露于外部，第二导电通孔617可进一步经形成以填充通孔的至少一部分，且第二导电图案618接着可进一步形成于第二电介质的形成与图6E中说明的第二导电通孔617和第二导电图案6[0090]在从图7D中说明的第一电介质层613移除晶种层2的过程中，将与载体1分离的衬[0091]在电介质层613和616上形成保护层619以暴露图7E中说明的导电图案611和618的过程中，保护层619a和619b分别形成于第一电介质层613的第一表