CN113346010B 电子设备及其制造方法 （爱思开海力士有限公司）

US2016293839A1,2016.US2016329491A1,2016.本发明提供了一种包括半导体存储器的电和第二方向的第三方向上设置在第一线与第二2多个第二线，其在所述第一线上方，所述第二线在与多个存储单元，其在垂直于所述第一方向和一线与所述第二线之间的所述第一线和所述第二散热体，其在相对于所述第一方向和所述第二方向的对角线方向上位第二覆盖层图案，其将在所述第二方向上位于两个相邻存第四覆盖层图案，其将在所述第一方向上位于两个相邻存5.根据权利要求4所述的电子设备，其中，所述存储单元在所述第二方向上的两个侧壁都与所述第控制单元，其被配置为从所述微处理器的外部接收包括命令的存储单元，其被配置为储存用于执行所述运算的数据、与执行所3核心单元，其被配置为基于从所述处理器的外部输入的命令、通过使高速缓冲存储单元，其被配置为储存用于执行所述总线接口，其连接在所述核心单元与所述高速缓冲存储处理器，其被配置为对由所述处理器接收的命令进行解码，并基于对主存储器件，其被配置为从所述辅助存储器件调用所述程序接口设备，其被配置为执行在所述处理器、所述辅助存储器件其中，所述半导体存储器是所述处理系统中的所述辅助存存储器控制器，其被配置为根据从外部输入的命令来控制对所述存接口，其被配置为执行在所述存储器、所述存储器控制器其中，所述半导体存储器是所述存储系统中的所述存储器或所述缓冲存储器的一部多个第二线，其在所述第一线上方，所述第二线在与多个存储单元，其在垂直于所述第一方向和一线与所述第二线之间的所述第一线和所述第二散热体，其在相对于所述第一方向和所述第二方向的对角线方向上位4所述散热体在所述第一方向上与所述气隙相接触并且在所述第二方向上与所述第三第二覆盖层图案，其将在所述第二方向上位于两个相邻存所述散热体在所述第一方向上与所述空气相接触并且在所述第二方向上与所述第三在衬底上方形成在第一方向上延伸的多个层叠结构，在所述层叠结构的在与所述第一方向交叉的第二方向上的两个侧壁上形成第一覆盖形成第二覆盖层，其将形成在两个层叠结构在所述第二方向在所述导电层上方形成在所述第二方向上延伸的多使用所述掩模图案作为蚀刻阻挡层来蚀刻所述导电层、所述层在所述第一方向上两个相邻存储单元之间的宽度小于在所述第一方向上所述第二覆盖层在所述第二线、所述存储单元、所述第一覆盖层图案和其中，所述第四覆盖层图案将在所述第一方向上形成在所述成在所述第二覆盖层图案的在所述第一方向上的侧壁上的所述第三覆盖层图案之间的空5在所述第二线、所述存储单元、所述第一覆盖层图案和其中，所述第三覆盖层填充在所述第一方向上的所述存储填充在所述第一方向上的所述第二覆盖层图案通过在所述第一方向上所述第二覆盖层图案之间的空间注入用于形成所述散热体的所述第三覆盖层的导热系数小于或等于所述空气6[0002]本申请要求于2020年3月3日提交的申请号为10-2020-0026550的韩国专利申请的第一方向上的两个相邻存储单元之间的宽度小于在第一方向上的所述第二覆盖层图案之7[0010]图9A至图10D是示出根据本公开的另一实施例的半导体存储器及其制造方法的特定多层结构中存在的所有层(例如，在两个示出的层之间可以存在一个或更多个附加[0018]所述实施例可以应用于其中存储单元被布置在彼此交叉的下线与上线之间的交8120。在下文中，所述其中层叠有第一线110和初始存储单元120的结构将被称为层叠结构[0026]层叠结构110和120可以通过以下方式形成：顺序地在衬底100上方形成用于第一120可以在平面图中彼此重叠并且可以在第三方[0028]初始存储单元120可以包括各种材料并且可以具有各种层结构中的任何一种，只要它能够根据施加到在下面要描述的第一线110和第二线的电压或电流来储存数据即可。在本实施例中，初始存储单元120可以利用在不同电阻状态之间切换的可变电阻特性来储[0029]下电极层121和上电极层129可以位于初始存储单元120的两端处，例如分别在第三方向上的底部和顶部处，并将初始存储单元120的操作所需的电压传输到初始存储单元9随后的工艺中被图案化以转变成岛状存储单元，并且岛状存储单元可以位于第一线110和选择元件层123可以具有开关特性，该开关特性用于在所施加的电压的数值小于预定阈值[0031]选择元件层123可以包括：二极管，OTS(双向阈值开关)MIEC(混合离子电子导电)材料诸如含有金属的硫属化物材料，MIT(金属绝缘体转变)材料[0034]随后，可以在其上形成有层叠结构110和120的衬底100上方形成第一覆盖层13换言之，可以沿着包括有在衬底100上方形成的层叠结构110和120的所得结构的轮廓来形[0035]第一覆盖层130可以使用膜和/或具有优异的台阶覆盖特[0036]第一覆盖层130可以在随后的工艺中保护初始存储单元120。第一覆盖层130可以在层叠结构110和120的上表面以及层叠结构110和120的上部的侧壁的上方。第二覆盖层第一气隙AG1。第一气隙AG1的侧表面(或侧壁)和下表面可以由沿着衬底100的上表面以及彼此面对的两个相邻的层叠结构110和120的侧表面形成的第一覆盖层130来限定，并且第120的上表面上的第一覆盖层130和第二覆盖层140，从而在两个相邻的层叠结构110和120之间形成第一覆盖层图案130A和第二覆盖层图案1[0041]第一覆盖层图案130A可以沿着彼此面对的两个相邻的层叠结构110和120的侧表面以及两个相邻的层叠结构110和120之间的衬底100的上表面而形成。第二覆盖层图案140A的上表面可以与上电极层129的上[0043]参考图4A至图4C，可以在图3A至图3B的所得结构上方(即，在由第一覆盖层图案130A的上表面、第二覆盖层图案140A的上表面和初始存储单元120的上表面形成的平坦表面上方)形成用于形成第二线的导电层150。导电层150包括导电材料，例如，金属诸如铂彼此间隔开。存储单元120A可以在第三方向上设置在第一线110与第二线150A之间并且在第一线110和第二线150A的交叉处。可以通过蚀刻工艺去除在蚀刻工艺中使用的掩模图案一方向上彼此间隔开的两个第二线150A以及在第一方向和第二方向上以矩阵形式布置的2×2个存储单元120A。然而，第二线150A的数量和存储单元120A的数量可以进行不同地修覆盖层图案130B可以仅位于存储单元120A的在第二方向上彼此面对的两个侧壁中的每一被称为第一部分150A1，而第二线150A与最终的第二覆盖层图案140B相重叠的另一部分将被称为第二部分150A2。在第一方向上的两个存储单元120A之间和/或第一部分150A1之间的距离将被称为第一距离D1，并且在第一方向上的最终的第二覆盖层图案140B之间和/或[0050]可以通过各向异性蚀刻和各向同性蚀刻的组合来执行蚀刻导电层150和初始存储要蚀刻的物体是导电层150和第二覆盖层图案140A。第二覆盖层图案140A是封闭两个相邻的初始存储单元120之间的空间的元件，因此第二覆盖层图案140A可以具有比两个相邻的案140A可以在初始存储单元120被充分蚀刻之前被完全蚀刻，因此可以暴露出第二覆盖层图案140A下方的第一气隙AG1。在图5E和图5F的左侧示出了在第二覆盖层图案140A刚好被150之间的间隙，以及初始存储单元120的经蚀刻的部分之间和其上的经蚀刻的导电层150可以比照初始存储单元120而进一步执行对经蚀刻的第二覆盖层图案140A和其上的经蚀刻的导电层150的侧表面的各向同性蚀刻。这是因为不会再有材料重新沉积在经蚀刻的第二侧所示，可以基本保持初始存储单元120的经蚀刻的部分之间的间隙和其上的经蚀刻的导[0052]可以使用膜和/或具有优异的台阶覆盖特性的工艺来形成第着层叠结构140B和150A(其中最终的第二覆盖层图案140B和第二线150A在第三方向上层第一方向上的两个相邻的层叠结构120A和150A之间的空间以及两个相邻的层叠结构140B露出的最终的第一覆盖层图案130B的上表面和/或第一线1[0053]尽管未示出，但是第三覆盖层170可以被形成在存储单元120A的在第一方向上的两个侧壁上。第三覆盖层170可以通过与最终的第一覆盖层图案130B一起包围存储单元[0055]第四覆盖层180可以使用膜和/或具有较差的台阶覆盖特形成为覆盖层叠结构140B和150A的上表面以及部分或全部的侧壁。第四覆盖层180可以具成的第三覆盖层170更多地朝向两个相邻的层叠结构120A和150A之间的空间突出。在第一方向上的两个相邻的层叠结构120A和150A的侧壁上的第四覆盖层180的悬垂部可以彼此接四覆盖层180可以具有悬垂部，该悬垂部的侧面在第一方向上比在两个相邻的层叠结构140B和150A的侧壁上形成的第三覆盖层170更多地朝向两个相邻的层叠结构140B和150A之(参见D2)大于两个相邻的层叠结构120A和150A之间的距离(参见D1)，所以第四覆盖层180两个相邻的层叠结构120A和150A之间的第三覆盖层170和第四覆盖层180围绕。更具体地，在第一方向上的两个相邻的层叠结构120A和150A之间，第二气隙AG2的侧表面和下表面可以由沿着第一线110的上表面和在第一方向上的两个相邻的层叠结构120A和150A的侧表面二气隙AG2可以具有线的形状，其在第一方向上的两个相邻的层叠结构120A和150A之间在气隙AG1和第二气隙AG2可以在以2×2矩阵布置的四个存储单元120A之间整体上具有十字以未被第四覆盖层180封闭。开口E1可以位于以2×2矩阵布置的四个存储单元120A之间的[0059]第三覆盖层图案170A可以沿着两个相邻的层叠结构120A和150A在第一方向上的侧表面以及在第一方向上的两个相邻的层叠结构120A和150A之间的第一线110的上表面形有开口E1，而不封闭在第一方向上的两个相邻的层叠结构140B和150A之间的空间的上部。第三覆盖层图案170A的上表面和第四覆盖层图案180A的上表面可以与第二线150A的上表[0061]参考图8A至图8D，可以通过将具有高导热率的材料通过开口E1注入到第一气隙减少或阻断从存储单元120A到其相邻的存储单元120A的热传递。散热体190可以包括具有出)可以连接至散热体190以将由散热体190吸收的热动材料的黏度调节到相对较高，可以防止可流动材料过多地流入第一气隙AG1和第二气隙于第一气隙AG1与第二气隙AG2的交叉区域的平面面积。散热体190可以位于以2×2矩阵布[0066]这里，具有柱状形状的散热体190可以位于以2×2矩阵布置的四个存储单元120A邻的存储单元120A之间。从存储单元120A中产生的热量可以沿朝向散热体190的方向(即，[0067]在第一方向上延伸的第一气隙AG1可以设置在在第二方向上布置的两个相邻的存储单元120A之间，并且在第二方向上延伸的第二气隙AG2可以设置在在第一方向上布置的两个相邻的存储单元120A之间。由于第一气隙AG1和第二气隙AG2填充有热导率低的空气，所以可以减少或阻止在第一方向和第二方向上布置的存储单元120A之间的热传递。特别储单元120A的在第二方向上的两个侧表面或侧壁都可以在被最终的第一覆盖层图案130B保护的同时与散热体190电绝缘，并且存储单元120A的在第一方向上的两个侧表面或侧壁都可以在被第三覆盖层图案170A保护的同时与散热体[0069]在第二方向上布置的两个相邻的存储单元120A之间的第一气隙AG1的上部可以被一方向上布置的两个相邻的存储单元120A之间的第二气隙AG2的上部可以被附接到第三覆成的第四覆盖层图案180A的上表面可以在第三方向上相比于在初始存储单元120形成之后形成的最终的第二覆盖层图案140B的上表面处于更高的[0074]图9A至图10D是示出根据本公开的另一实施例的半导体存储器及其制造方法的覆盖层270完全填充在第一方向上相邻的层叠结构120A和150A之间的空间，而未完全填充在第一方向上相邻的层叠结构140B和1的空间完全被绝缘材料填充并且在第一方向上的相邻的层叠结构140B和150A之间的空间距离D1小于在第一方向上的相邻的层叠结构140B和150A之间的距离D2，因此在利用膜和/第一方向上相邻的层叠结构140B和150A之间的第三覆盖层270限定的空间将被称为开口[0082]在第一方向上延伸的第一气隙AG1可以设置在在第二方向上布置的两个相邻的存[0083]存储单元120A在第二方向上的两个侧表面或侧壁可以在被最终的第一覆盖层图案130B保护的同时与散热体290电绝缘，并且存储单元120A的在第一方向上的两个侧表面或侧壁可以在被第三覆盖层270保护的同[0084]散热体290的最上部分可以被第三覆盖层270围绕。除了散热体290的最上部分之[0085]基于已公开的技术所制造的以上和其他存储电路或半导体存储器件可以应用在[0088]存储单元1010是在微处理器1000中储存数据的组件，如处理器寄存器或寄存器算的结果数据以及用于执行所述运算的数据方向和第二方向的第三方向上设置在所述第一线与所述第二线之间所述第一线与所述第[0090]运算单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运数据的高速缓冲存储单元1120，以及用于在内部与外部设备之间传输数据的总线接口[0095]该实施例的核心单元1110是对从外部设备输入的数据执和控制单元1113可以与图11所示的存储单元1010、运算单元1020和控制单元1030实质相储存部分1123中的至少一个储存部分可以包括根据所述实施例的上述半导体器件中的一[0099]根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元处理过的数据或从外部输入设备输入的数据，并将处理后的数据输出到外部接口设备等。口1130与核心单元1110和高速缓冲存储单元1120以及与彼此交[0101]嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器相似的功能的存储器等中的一种或多种。非易失性存储器可以与上面提到的存储器具有类似功能的存储器中的一带(UWB)以及诸如无需传输线即可发送和接收数[0103]存储器控制单元1160管理和处理在处理器1100与根据不同通信标准进行操作的嵌入式MMC(eMMC)和紧凑型闪存(CF[0104]媒体处理单元1170可以处理在处理器1100中处理过的数据或从外部接口设备以速度比主存储器件1220慢，但是辅助存储器件1230能够储存更大量的数据。主存储器件1220或辅助存储器件1230可以包括根据所述实施例的上述半导体器件中的一种或更多种。器件1220或辅助存储器件1230还可以包括存储系[0110]接口设备1240可以执行在本实施例的系统1200与外部设备之间的命令和数据交(HID)、通信设备或它们的组合。该通信设备可以与上述图12的通信模块单元1150基本相[0113]存储器1310或缓冲存储器1340可以包括根据所述实施例的上述半导体器件中的[0114]存储器1310或缓冲存储器1340除了上述半导体器件之外或在不包括上述半导体[0116]接口1330执行存储系统1300与外部设备之间的命令和数据的交换。在存储系统[0117]基于本文件中公开的存储器件的上述图11至图14的电子设备或系统的示例中的单个实施例的背景中描述的各种特征也可以分别在多个实施例中或以任何合适的子组合