采用可编程逻辑器件实现并行高速数字相关器的应用方案

采用可编程逻辑器件实现并行高速数字相关器的应用方案

在数字通信系统中，常用一个特定的序列作为数据开始的标

志，称为帧同步字。在数字传输的过程中，发送端要在发送数据之

前插入帧同步字。接收机需要在已解调的数据流中搜寻帧同步字，

以确定帧的位置和帧定时信息。帧同步字一般为一系列连续的码

元，在接收端需要对这一系列连续的码元进行检测，如果与预先确

定的帧同步字吻合，则说明接收端与发送端的数据是保持同步的，

开始接收，否则不能进行接收。完成帧同步字检测工作的正是数字

相关器。本文采用流水线技术，研究了基于（FPGA）的高速数字相

关器的设计方法，并给出了MAX+PLUSH环境下的仿真结果。

1数字相关器原理

数字相关器在通信信号处理中实质是起到数字匹配（滤波器）

的作用，它可对特定码序列进行相关处理，从而完成信号的解码，

恢复出传送的信息。其实现方法是进行两个数字信号之间的相关运

算，即比较等长度的两个数字序列之间有多少位相同，多少位不

同。口匀基本的相关器是异或门，例如，y=a6b,当a=b时，y=0,表

示两位数据相同；当a#b时，y=l,表示两位数据不同。多位数字

相关器可以由一位相关器级连构成。N位数字相关器的运算通常可

以分解为以下两个步骤：对应位进行异或运算，得到N个1位相关

运算结果；统计N位相关运算结果中0或1的数目，得到N位数字

中相同位和不同位的数目。

当数字相关器接收到一组数据时，在（时钟）的上升沿对帧同

步字进行检测。对于帧同步字是一个连续16位的码元，数字相关器

在进行检测的过程中，只有当连续检测到16位的码元与预先设定的

帧同步字完全相同时,，才由输出端输出信号表示帧同步。否则，任

何一位出现不相等，数字相关器又将重新开始进行检测，直到出现

连续的16位码元与预先设定的16位码元完全相等时才进行输出。

数字相关器的设计一般考虑采用串行输入或并行输入两种输

孙志雄：讲师硕士入检测方式，由于串行输入是在16个时钟周

期内依次对两路串行输入信号A、B进行异或运算，并统计数据位相

同个数，检测速度较慢，要提高检测速度，就要考虑采用并行输入

检测方式。

2高速数字相关器的FPGA实现

在16位并行数字相关器中，由于实现16位并行相关器需要的

乘积项、或门过多，因此为降低耗用资源，可以分解为4个4位相

关器，然后用两级加法器相加得到全部16位的相关结果，其结构图

如图1所示，如果直接实现该（电路），整个运算至少要经过三级门

延时。随着相关数目的增加，速度还将进一步降低。为提高速度，

采用“流水线技术”进行设计，模块中对每一步运算结果都进行锁

存，按照时钟节拍逐级完成运算的全过程。虽然每组输入值需要经

过三个节拍后才能得到运算结果，但是，每个节拍都有一组新值输

入到第一级运算电路，每级运算电路上都有一组数据同时进行运

算，所以总的来讲，每步运算花费的时间只有一个时钟周期，从而

使系统工作速度基本笔于时钟工作频率。

a[3.•Oj_»3

4位相关器

b[3・・0]一屑

加

・・4位相关器4

b[74]f指

a[11..8]加fc[4..O]

b[11..8]4位相关器—3

a[15..12]

二4位相关器卜》加

b[15..12]

图I高速数字相关器的结构图

在使用VHDL进行高速数字相关器设（计时），主要实现4位相

关器和多位加法器模块的设计。其元件生成图分别是4位相关器模

块XIANGGUAN4、3位加法器模块AD位和4位加法器模块ADD4,其

电路原理图如图2所示。其中4位相关器模块XIANGGUAN4的主要源

代码为：

en(ti)tyxiangguan4is

port(a,b:instd_logic_vector(3downto0);

sum:outstdlogicvector(2downto0);

elk:instd_logic);

end;

archi(te)ctureoneofxiangguan4is

signalab：stdlogicvector(3downto0);

begin

ab《二axorb;一判断a,b是否相同

process(elk)

begin

(if)elk'eventandclk=,1'then

ifab=annf,thensum《二“000”；一列出各种组合,输出相应

相关值

elsifab="0111"orab="1011"orab="1101"orab="1110”

thensum《="001";

clsifab=“0001”orab="0010"orab="0100”orab=“1000”

thensum《=“Oil”；

elsifab="0000”thensum《="100”;

elsesuni《二“010”；

endif;

endif;

cndproccss;

endone;

图2高速数字相关器原理图

3仿真实验及结论

在MAX+PLUSH环境下，根据高速数字相关器的原理图进行设

计，这里将时钟端gck设计为周期10ns的时钟。a[15..0]端为帧

同步字设置端，将其设置为1、0交替码；b[15..0]端为码元输入

端，输入连续的信号，其输入码元的周期也为10ns；c[4..0]作

为记录信号，记录连续的输入码元与帧同步字相同的个数。然后对

原理图进行编译、仿真，得到仿真波形如图3所示。可以看出，从

连续的16个码元输入到同步检测输出经过3个时钟周期，输出端c

[4..0]表示了连续的输入码元b与帧同步字a相同的个数，当c

[4..0]为16时，表示a和b实现了同步。在对高速数字相关器进

行编译、仿真成功后，对引脚进行锁定并将编程文件下载到

(ALTERA)公司ACE1K系列芯片EP1K30QC208进行实验验证，实验

结果正确，表明设计是可行的。

图3系