CN113540059B 封装的半导体器件及其形成方法 （台湾积体电路制造股份有限公司）

US2010038749A1,2010.0US2014264812A1,2014.0US2014252544A1,2012021.10.22本发明的实施例提供了一种封装的半导体在第一管芯上的第二管芯以及在第二管芯上的2第一通孔结构包括第一扩散阻挡层和在所述第一扩散阻挡二通孔结构包括第二扩散阻挡层和在所述第二扩散阻挡第二多个接合焊盘，位于所述电源分配网络结构第四多个接合焊盘，位于所述第三衬底的有源的相应焊盘与所述第二多个接合焊盘的相应焊盘之间的金属-金属接合而接合到所述第二3第一多个衬底通孔(TSV)，所述第一多个衬底通孔中的每个衬底通孔均延伸穿过所述第二管芯，位于所述第一管芯上，所述第二管第三互连结构，位于所述第二衬底的第一侧上，所述第三第二多个衬底通孔(TSV)，所述第二多个衬底通孔中的每个衬底通孔均延伸穿过所述第四互连结构，位于所述第二衬底的第二侧上，所述第四第三管芯，通过第二接合直接接合到所述第二管4在第二晶圆上形成第一半全局互连件，所述第二晶通过镶嵌工艺在所述第一介电层中形成第一通孔，所述将所述第一晶圆接合到所述第二晶圆，所述接合包括将所述第去除所述第一衬底的顶部以暴露所述第一多个衬底通孔中的每个衬底通孔的相应端通过镶嵌工艺在所述第二介电层中形成第二通孔，所述在所述第二半全局互连件上方形成电源分配网络(PDN)，所述电源分配网络层的第三在所述第二晶圆的第二表面上的所述第二半全局互连件上方形成第三接合层和第三将所述第二晶圆接合到所述第三晶圆，所述接合包括将所述第去除所述第三晶圆的第三衬底的顶部，所述567件包括第二通孔和第二线，所述第二介电层的第一表面与所述第二通孔的第一表面齐平，所述第二半全局互连件上方形成电源分配网络(PDN)，所述电源分配网络层的第三通孔具第二晶圆的第一表面相对；在第三晶圆的第一表面上形成第四接合层和第四多个接合焊8[0007]图1A至图19B示出了根据一些实施例的在形成封装部件的过程中的中间步骤的截[0008]图20至图24示出了根据一些实施例的在形成另一封装部件的过程中的中间步骤[0009]图25至图35示出了根据一些实施例的在形成又一个封装部件的过程中的中间步[0010]图36至图43示出了根据一些实施例的在形成又一封装部件的过程中的中间步骤[0011]图44和图45示出了根据一些实施例的在形成又一个封装部件的过程中的中间步[0012]图46至图59示出了根据一些实施例的在形成又一个封装部件的过程中的中间步片的背面集成电源轨或电源分配网络(PDN)来提高堆叠系统的电源效率。电源轨芯片可以接合将其接合到其他芯片。3DIC封装件中的顶部芯片可以以面对面(F2F)堆叠方式进行接9[0019]图1A至图2示出了根据一些实施例的制造集成电路晶圆50(也称为顶部晶圆50)的[0020]顶部晶圆50可以包括在后续步骤中例如沿着划线51被切分以形成多个集成电路封装件的不同的器件区域。可以根据适用的制造工艺来处理顶部晶圆50以形成集成电路。[0021]包括器件(由晶体管表示)54和层间介电质(ILD)56的器件层53可以形成在半导体[0023]图1B示出了在ILD56和导电插塞58上方形成半全局互连件60(也称为互连结构[0024]半全局互连件60包括嵌入在金属间介电质(IMD)层中的导电通孔和导线。除了在各种导电元件之间提供绝缘之外，IMD层还可包括一个或多个介电蚀刻停止层，以控制在刻停止层包括具有与上覆材料的蚀刻速率不同的蚀刻速率的一个或多个绝缘层(例如，[0026]可以使用适当的光刻和蚀刻技术(例如，采用碳氟化合物化学物质的各向异性[0027]可以沉积一种或多种导电材料以填充形成第一互连层60A的导电部件65A和67A的散阻挡衬层69A上沉积薄的导电晶种层，以帮助发起用导电填充材料完全填充开口的电化于对顶部晶圆50执行芯片探针(CP)测试以确定顶部晶圆50是否是已知的良好晶圆(和/或[0036]图2还示出了导电焊盘66形成在焊盘62的顶表面上。导电焊盘66可以呈现出在大(CMP)工艺等来从接合层68的表面去除过量的导电材料并且平坦化该表面以用于后续处导体衬底72中的衬底通孔(TSV)82。TSV82可以电连接到背面(例如图3中半导体衬底72的光(CMP)从半导体衬底72的表面去除过量的导电材料和阻挡层。阻挡层和导电材料的保留续处理中被接合层到顶部晶圆50之后将在半导体衬底72的背面处暴露。在一些实施例中，TSV82的直径可以在大约50nm至大约200nm的范围内。TSV82可以电连接至半导体衬底72顶部晶圆50或底部晶圆150(参见下面的图13)中的器件的电源效率和热管理。导电插塞78多个钝化膜94在电源轨晶圆70的有源侧上方着半导体衬底72的背面形成，并且TSV82可以经由随后形成的PDN连接到VSS和VDD的电压。电源也可以通过专用导电通孔和线路的短路径垂直材料的开口。连接至接触件84的TSV82的尺寸可以大于直接连接至器件74的TSV82的尺[0043]图5示出了形成在电源轨晶圆70上方的接合层98和形成在焊盘92的顶表面上的导焊盘96可呈现出约100nm至约10000nm范围内且与节距P1(参见图[0044]图6示出了使用合适的接合方法的顶部晶圆50(参见图2)的有源侧与电源轨晶圆400℃之间的温度下持续约0.5小时至约3小时之间的时间，以使导电焊盘66中的金属(例[0046]图7示出了电源轨晶圆70的半导体衬底72的背面的平坦化以暴露TSV82的顶表[0047]图8示出了在半导体衬底72的背面上的半全局互连件100A(也称为互连结构100A)镶嵌或双金属镶嵌导电通孔102和导线104的定向与半全局互连件80的导线83和导电通孔[0049]图9示出了形成在半全局互连件100A上的电源分配网络(PDN)层100B。PDN层100B可以提供从随后附接的底部晶圆150(参见下文，图17)分别到顶部晶圆50的器件层53和电源轨晶圆70的器件层73的电源分配和输送。通过PDN层100B将电源传输与顶部晶圆50和底连件层80移到半全局互连件100A和PDN层100B中的电源布线可以大大提高先进节点晶圆中线传输到存储单元或从存储单元(例如SRAM单元)传输的数据)也可以通过专用导电通孔和[0050]在一些实施例中，PDN层100B包括形成在半全局互连件100A上方的一个或多个介[0051]在一些实施例中，在电源轨晶圆70的背面上的PDN层100B的导电部件可以大于在的导电部件之间的节距可以大于半全局互连件80的导电部件之间的节距。这可以使PDN层通孔114的宽度和PDN层100B的导线112的宽度，长度和/或厚度也可以大于其他互连结构[0052]图10示出了形成在PDN层100B上方的嵌入式功率部件(powercomponen(出于说明性目的示为介电层124)中的导电通孔126可以将功率部件器件122与随后形成的[0053]穿过介电层124的贯通孔(TV)125可以将PDN层100B的导电部件与随后形成的半全[0055]图12示出了电连接到半全局互连件100D的焊盘132，在半全局互连件100D的背面上且具有延伸到焊盘132的开口的一个或多个钝化膜134，在一个或多个钝化膜134上形成的接合层138以及形成在焊盘132的顶表面上的导电焊盘136。导电焊盘136和接合层138可以用于将电源轨晶圆70的背面接合到底部晶圆150(请参见下面的图15)的有源侧。焊盘132，钝化膜134，接合层138和导电焊盘136可以分别使用与以上参考图1A和2描述的焊盘得更好的系统电源效率和散热是有用的。导电焊盘136的节距P2与导电焊盘66和96的节距[0056]图13至图14示出了根据一些实施例的制造底部晶圆150的各种中间步骤，该底部150包括嵌入在半导体衬底152中的衬底通孔(TSV)172。TSV172可以电连接到半导体衬底层153包括电连接至TSV172的器件154(例如，晶体管)以及在器件154和半导体衬底152上及在底部晶圆150的有源侧上方且具有延伸到焊盘182的开口的一[0057]TSV172可以电连接到随后形成的半导体衬底152的背面上的互连结构(参见下TSV172通过诸如器件层153中的线和通孔的导电部件(未示出)电连接至半全局互连件152的背面。在一些实施例中，TSV172可以具有在大约1000nm至大约10000nm范围内的宽[0058]图14示出了形成在底部晶圆150的有源侧上的接合层188和形成在焊盘182的顶表或材料。导电焊盘186可以呈现出在大约100nm至大约10000nm的范围内且与节距P2相同的[0059]图15示出了使用适当的接合方法将底部晶圆150的有源侧与电源轨晶圆70的背面可以是例如研磨和/或化学机械抛光(CMP)以去除半导体衬底152的在TSV172的顶表面上[0061]图17示出了在半导体衬底152的背面上形成全局互连件190(也称为互连结构图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。全局互连件[0062]图18示出了在全局互连件190的接触焊盘193上形成外部连接件191。外部连接件191可以用于数据I/O以及到底部晶圆150和穿过底部晶圆150到电源轨晶圆70和顶部晶圆[0063]在图19A中，通过沿着划线51进行锯切以形成集成电路封装件200来执行切分工[0064]在一些实施例中，电源202通过底部芯片155的背面上的外部连接件191以及通过直穿过半全局互连件160到达节距为P2的导电焊盘186和电源轨芯片75的导电焊盘136，导一步通过TSV82传输到电源轨芯片75的器件层73中。电源202可以通过半全局互连件80进的短路径穿过半全局互连件60直至顶部芯片部芯片215传输电源212。可以通过与集成电路封装件200基本类似的方法和材料来形成集[0066]可以通过顶部芯片215的背面上的外部连接件291将电源212传输到顶部芯片215但以相反的方向到达电源轨芯片75的器件层73，并且通过TSV82到达PDN结构100B和底部见图19A)的不同之处在于集成电路封装件300的顶部芯片350和电源轨芯片270通过微凸块面上并且电连接到半全局互连件100D的导电部件。导电连接件234可以是包括诸如铜的导[0069]图21示出了与图13所示的底部晶圆150基本相似的底部晶圆350导电连接件236形成在半全局互连件160的顶表面上，并且电连接到半全局互连件160的导到电源轨晶圆270。可以应用回流工艺以将导电连接件234上的焊料区域238粘附到导电连锯切从图23所示的WoW结构切分出集成电路封装件300(也称为器件堆叠件300)。所得的单的微凸块接合而不是无凸块接合来连接顶部芯片355和电源轨芯片275。在一些实施例中，底部芯片255和电源轨芯片275也可以通过具有微凸块接合的倒装芯片接合工艺而不是无述的顶部晶圆50基本相似的材料和方法来4所述的电源轨晶圆70基本相似的材料和方法形成的电源轨晶圆沿着划线51切分出电源轨[0077]图28示出了电源轨管芯470的半导体衬底72的背面的平坦化以暴露TSV82的顶表[0078]图29示出了在顶部晶圆450上以及在电源轨管芯470周围的介电质材料402的形图28的执行平坦化之前形成介电质材料402，并且可以执行单次平坦化以平坦化介电质材和焊盘136可以使用与以上关于图8至图12所述的[0081]图32示出了使用适当的接合方法沿电源导轨管芯470的背面将底部管芯550的有源侧与接合层138和焊盘136面对背地(F2B)接合。可以使用与上面关于图15所述的基本类[0082]图33示出了底部管芯550的半导体衬底152的背面的平坦化以暴露TSV172的顶表面以及在电源轨芯片470上和在底部管芯550周围形成介电质材料404。可以使用与上文关[0083]图34示出了根据一些实施例的在底部管芯550的背面和介电质材料404上形成全锯切从图34所示的CoW结构切分出集成电路封装件400(也称为器件堆叠件400)。切分工艺可以切穿相邻的底部管芯550之间的介电材料404以及切穿相邻的电源轨芯片470之间的介成电路结构的另一集成电路封装件500的工艺。集成电路封装件500与集成电路封装件400(参见图35)的不同之处在于，集成电路封装件500的底部管芯510和电源轨管芯470通过微[0086]图36示出了与图30中示出的CoW结构基本相似的CoW结构，除了导电连接件234形成在半全局互连件100D的顶表面上，该半全局互连件100D形成在电源轨管芯470的背面上连件160的顶表面上并且电连接到半全局互连件160的导电部件之外，底部管芯510可以与可以在附接底部管芯510之后通过毛细管流动工艺形成，或者可以在附接底部管芯510之进一步形成在底部管芯510之间的间隙区域中。密封剂522可以以液体或半液体形式被施[0091]在图41中，对密封剂522执行平坦化工艺以去除密封剂522的顶部和底部管芯510[0092]图42示出了在底部管芯510的背面和密封剂522上形成全局互连件190和外部连接件191。全局互连件190和外部连接件191可以使用如上参照图17至图18所述的基本相似的锯切从图42所示的CoW结构切分出集成电路封装件500(也称为器件堆叠件500)。所得的单集成电路封装件600具有四层，并且附加管芯675为包括PDN层100B或等效组件的电源轨管加管芯685可以与具有或不具有PDN层100B的电源轨管芯675基本相似或与具有TSV172的集成电路封装件200被封装以在每个封装区域1000A和1000B中形成集成电路封装件。集成法蚀刻或干法蚀刻)去除了晶种层的暴露部分。晶种层的和导电材料的保留部分形成了金们的组合来形成。然后将介电层1012图案化以形成暴露金属化图案1010的部分的开口PVD等形成晶种层。在晶种层上形成光刻胶并对光刻胶图案化。可以通过旋涂等形成光刻过光刻胶的开口以暴露出晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材和/或集成电路封装件200被掩埋或覆盖。密封剂1020进一步形成在集成电路封装件200之[0110]在图51中，对密封剂1020执行平坦化工艺以暴露贯通孔1016和集成电路封装件且延伸穿过介电层1024以物理地和电地连接到集成电路封装件200的贯通孔1016和接触焊通过使用可接受的蚀刻工艺(诸如通过湿法蚀刻或干法蚀刻)[0121]在图58中，执行载体衬底去接合(de-bond)以将载体衬底1002与背面重分布结构投射诸如激光或UV光的光，使得释放层1004在光的热量下分解，并且可以去除载体衬底[0122]在图59中，形成延伸穿过介电层1008以接触金属化图案1010的导电连接件105形成穿过介电层1008以暴露金属化图案1010的部分的开口。开口可以例如使用激光钻孔，1000B中都连接一个第二封装部件2000，以在第一封装部件1000的每个区域中形成集成电[0125]每个第二封装部件2000均包括例如衬底2002和连接到衬底2002的一个或多个堆一些实施例中，堆叠管芯2010可以通过接合引线2012，接合焊盘2004和2006，导电通孔[0127]在图61A中，通过沿着例如第一封装区域1000A和第二封装区域1000B之间的划线接合载体衬底1002并且形成导电连接件[0128]图61B示出了根据一些实施例的集成无源器件(IPD)或表面安装器件(SMD)1058接树脂，或者可选为其他PCB材料或薄膜。诸如ABF之类的层积膜或其他叠层可用于衬底芯3004。导电连接件1050将包括衬底芯3002中的金属化层的封装衬底3000电和/或物理连接将第一封装部件1000附接至封装衬底3000之后，环氧焊剂的环氧部分中的至少一些保留。保留的环氧树脂部分可以用作底部填充物以减少应力并保护由于回流导电连接件1050而3004)。例如，无源器件可以与导电连接件1050一样接合到第一封装部件1000或封装衬底诸如BGA连接件的外部连接件4020可以连接至封装部件贯通孔5012可以通过诸如受控塌陷芯片连接(C4)凸块的连接件5020连接到封装部件5034例如通过封装部件5010中的重分布线电连接到集成电路封装件200。还分配了底部填充胶5031和密封剂5018。外部连接件5022(例如BGA连接件)可以连接到封装部件5034的导电部[0139]实施例可能会取得优势。在3D集成电路(3DIC)封装件的多个堆叠层(例如三层或的堆叠方式。所述接合可以使用无凸块接合和/或金属(例如，Cu)微凸块倒装芯片接合。(PDN)集成在位于3DIC封装件中部的至少一个电源轨芯片的背面，可以提高堆叠系统的电在所述第一衬底的背面上的第一互连结构；在所述第一衬底的有源侧上的第二互连结构；包括第一通孔结构，该第一通孔结构的宽度随着第一通孔结构远离第二衬底延伸而增加，一线的第二表面齐平，第一介电层的第一表面比第一介电层的第二表面更靠近第二衬底，第一表面与第二通孔的第一表面齐平，第二介电层的第二表面与第二线的第二表面齐平，具有嵌入在第一半全局互连件下方的第一衬底中的第一多个衬底通孔(TSV)，形成第一半个实施例中，形成第一通孔包括沿着第一介电层中的第一开口的侧壁形成第一扩散阻挡