半导体集成电路制造PIE常识

Question&Answer

①FE

PIE

1.何谓PIE?PIE的主要工作是什幺？

答：ProcessIntegrationEngineer(工艺整合工程师)，主要工作是整合各部

门的资源，对工艺持续进行改善，确保产品的良率(yield)稳定良好。

200mm,300mmWafer代表何意义？

答：8时硅片(wafer)直径为200mm,直径为300mm硅片即12叱

目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北

3.京的Fab4(四厂)采用多少mm的wafer工艺？

答：当前1~3厂为200mm(8英寸)的wafer,工艺水平已达0.13um工艺。

未来北京厂工艺wafer将使用300mm(12英寸)。

4.我们为何需要300mm?

答：wafersize变大，单一wafer上的芯片数(chip)变多，单位成本降低

200f300面积增加2.25倍,芯片数目约增加2.5倍

200mm3(X)mm

所谓的0.13uni的工艺能力(technology)代表的是什幺意义？

答：是指工厂的工艺能力可以达到0.13um的栅极线宽。当栅极的线宽做

的越小时，整个器件就可以变的越小，工作速度也越快。

6.从0.35um->0.25um->0.18um->0.15um->0.13um的technology改变又代表

2

的是什幺意义？

答：栅极线的宽(该尺寸的大小代表半导体工艺水平的高低)做的越小时,

工艺的难度便相对提高。从0.35inn->0.25uni->0.18um->0.15um

->0.13um代表着每一个阶段工艺能力的提升。

一般的硅片(wafer)基材(substrate)可区分为N,P两种类型(type)，何谓N,

P-typewafer?

答：N-typewafer是指掺杂negative元素(5价电荷元素，例如：P、As)的

硅片，P-type的wafer是指掺杂positive元素(3价电荷元素，例如：

B、In)的硅片。

3

工厂中硅片（wafer）的制造过程可分哪几个工艺过程（module）?

答:主要有四个部分：DIFF（扩散）、TF（薄膜）、PHOTO（光刻）、ETCH

（刻蚀）。其中DIFF又包括FURNACE（炉管）、WET（湿刻）、IMP（离子

注入）、RTP（快速热处理）。TF包括PVD（物理气相淀积）、CVD（化学气

相淀积）、CMP（化学机械研磨）。硅片的制造就是依据客户的要求，不断

的在不同工艺过程（module）间重复进行的生产过程，最后再利用电性

的测试，确保产品良好。

一般硅片的制造常以几P几M及光罩层数（masklayer）来代表硅片工艺的

9.时间长短，请问几P几M及光罩层数（masklayer）代表什幺意义？

答：几P几M代表硅片的制造有几层的Poly（多晶硅）和几层的metal（金属

导线）.一般0.15um的逻辑产品为1P6M（1层的Poly和6层的metal）«而

光罩层数（masklayer）代表硅片的制造必需经过几次的PHOTO（光刻

Wafer下线的第一道步骤是形成startoxide和zeix）layer?其中startoxide

10.的目的是为何？

答：①不希望有机成分的光刻胶直接碰触Si表面。

②在laser刻号过程中，亦可避免被产生的粉尘污染。

11.为何需要zerolayer?

答：芯片的工艺由许多不同层次堆栈而成的，各层次之间以zerolayer当做

对准的基准。

12.Lasermark是什幺用途？WaferID又代表什幺意义？

答：Lasermark是用来刻waferID,WaferID就如同硅片的身份证一样,

一个ID代表一片硅片的身份。

一般硅片的制造（waferprocess）过程包含哪些主要部分？

13.

答：①前段（frontend）一元器件（device）的制造过程。

②后段（backend）-金属导线的连接及护层（passivation）

14.前段（frontend）的工艺大致可区分为那些部份？

4

答：①STI的形成(定义AA区域及器件间的隔离)

②阱区离子注入(wellimplant)用以调整电性

③栅极(polygate)的形成

④源/漏极(source/drain)的形成

⑤硅化物(salicidc)的形成

15.STI是什幺的缩写？为何需要STI?

答：STI:ShallowTrenchIsolation(浅沟道隔离卜STI可以当做两个组件

(device)间的阻隔，避免两个组件间的短路.

5

16.AA是哪两个字的缩写？简单说明AA的用途？

答：ActiveArea,即有源区，是用来建立晶体管主体的位置所在，在其上形

成源、漏和栅极。两个AA区之间便是以STI来做隔离的。

在STI的刻蚀工艺过程中，要注意哪些工艺参数？

17.

答：①STIetch(刻蚀)的角度；

②STIctch的深度；

③STIetch后的CD尺寸大小控制。

(CDcontrol,CD=criticaldimension)

在STI的形成步骤中有一道lineroxide(线形氧化层)，lineroxide的特性

18.功能为何？

答：Lineroxide为1100C,120min高温炉管形成的氧化层，其功能

为：

①修补进STIetch造成的基材损伤；

②将STIetch造成的etch尖角给于圆化(cornerrounding)0

6

①②定义光阻

1625ANtride

Substrate

要注意SiN的remain及这里的SACoxide是在SiNremove及

HDPoxide的losspadoxideremove后,再重新长过的oxide

7

一般的阱区离子注入调整电性可分为那三道步骤？功能为何?

19.

答：阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的

组件电子特性，一般包含下面几道步骤：

①WellImplant:形成N,P阱区；

②ChannelImplant:防止源/漏极间的漏电；

③VtImplant:调整Vt（阈值电压）。

③VtImplant：调整Vt（阈值电压）。

20.一般的离子注入层次（Implantlayer）工艺制造可分为那几道步骤？

答：一般包含下面几道步骤：

①光刻（Photo）及图形的形成；

②离子注入调整；

③离子注入完后的ash（plasma（等离子体）清洗）

④光刻胶去除（PRstrip）

21.Poly（多晶硅）栅极形成的步骤大致可分为那些？

答：①Gateoxide（栅极氧化层）的沉积；

②Polyfilm的沉积及SiON（在光刻中作为抗反射层的物质）的沉积）；

③Poly图形的形成（Photo）；

④Poly及SiON的Etch；

⑤Etch完后的ash（plasma（等离子体）清洗）及光刻胶去除（PRstrip）；

⑥Poly的Re-oxidation（二次氧化）。

Poly（多晶硅）栅极的刻蚀（etch）要注意哪些地方？

22.

答：①Poly的CD（尺寸大小控制；

②避免Gateoxie被蚀刻掉，造成基材（substrate）受损.

②避免Gateoxie被蚀刻掉，造成基材（substrate）受损.

23.何谓Gateoxide（栅极氧化层）？

答：用来当器件的介电层，利用不同厚度的gateoxide,可调节栅极电压对

不同器件进行开关

8

基

本

器

Source

(Device)件

源极

示

意P

图

24.源/漏极(source/drain)的形成步骤可分为那些？

答：①LDD的离子注入(Implant)；

②Spacer的形成；

③N+/P+IMP高浓度源/漏极(S/D)注入及快速热处理(RTA:Rapid

ThermalAnneal)。

③N+/P+IMP高浓度源/漏极(S/D)注入及快速热处理(RTA：Rapid

ThermalAnneal)。

25.LDD是什幺的缩写？用途为何？

答：LDD:LightlyDopedDrain.LDD是使用较低浓度的源/漏极，以防止组

件产生热载子效应的一项工艺。

26.何谓Hotcarriereffect(热载流子效应)？

答：在线宽小于0.5um以下时，因为源/漏极间的高浓度所产生的高电场，导

致载流子在移动时被加速产生热载子效应，此热载子效应会对gate

oxide造成破坏，造成组件损伤。

何谓Spacer?Spacer蚀刻时要注意哪些地方？

27.

9

答：在栅极（Poly）的两旁用dielectric（介电项）形成的侧壁，主要由

Ox/SiN/Ox组成。蚀刻spacer时要注意其CD大小,profile（剖面轮廓）,

及remainoxide（残留氧化层的厚度）

28.Spacer的主要功能？

答：①使高浓度的源/漏极与栅极间产生一段LDD区域；

②作为ContactEtch时栅极的保护层。

29.为何在离子注入后，需要热处理（ThermalAnneal）的工艺？

答：①为恢复经离子注入后造成的芯片表面损伤；

②使注入离子扩散至适当的深度；

③使注入离子移动到适当的晶格位置。

SAB是什幺的缩写？目的为何？

30.

答：SAB：Salicideblock,用于保护硅片表面，在RPO（ResistProtect

Oxide）的保护下硅片不与其它Ti,Co形成硅化物（salicide）

31.简单说明SAB工艺的流层中要注意哪些？

答：①SAB光刻后（photo）,刻蚀后（etch）的图案（特别是小块区域）。

要确定有完整的包覆（block）住必需被包覆（block）的地方。

②remainoxide（残留氧化层的厚度）。

32.何谓硅化物（salicide）?

答：Si与Ti或Co形成TiSix或CoSix,一般来说是用来降低接触电阻

值（Rs,Rc）o

33.硅化物（salicide）的形成步骤主要可分为哪些？

答：①Co（或Ti）+TiN的沉积；

②第一次RTA（快速热处理）来形成Salicide。

③将未反应的Co（Ti）以化学酸去除。

④第二次RTA（用来形成Ti的晶相转化，降低其阻值）。

10

MOS器件的主要特性是什幺？

34.

答：它主要是通过栅极电压(Vg)来控制源，漏极(S/D)之间电流，实现其

开关特性。

我们一般用哪些参数来评价device的特性？

35.

答：主要有Idsat>loff、Vt>Vbk(breakdown)sRs>Rc；一般要求Idsat、

Vbk(breakdown)值尽量大，loff、Rc尽量小，Vt、Rs尽量接近设计

值.

什幺是Idsat?Idsat代表什幺意义？

36.

答：饱和电流。也就是在栅压(Vg)一定时，源/漏(Source/Drain)之间流动的

最大电流.

37.在工艺制作过程中哪些工艺可以影响到Idsat?

答：PolyCD(多晶硅尺寸)、GateoxideThk(栅氧化层厚度)、AA(有源区)

宽度、Vtimp.条件、LDDimp.条件、N+/P+imp.条件。

什幺是Vt?Vt代表什幺意义？

38.

答：阈值电压(ThresholdVoltage),就是产生强反转所需的最小电压。当

栅极电压Vg<Vt时,MOS处于关的状态，而Vg>=Vt时，源/漏之间便

产生导电沟道,MOS处于开的状态。

11

39.在工艺制作过程中哪些工艺可以影响到Vt?

答：PolyCD、GateoxideThk.（栅氧化层厚度）、AA（有源区）宽度及Vtimp.

条件。

40.什幺是loft?loff小有什幺好处

答：关态电流，Vg=0时的源、漏级之间的电流，一般要求此电流值越小越

好Joff越小，表示栅极的控制能力愈好，可以避免不必要的漏电流（省

电）o

41.什幺是devicebreakdownvoltage?

答：指崩溃电压（击穿电压），在Vg=Vs=0时,Vd所能承受的最大电压，当

Vd大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。在器

件越做越小的情况下，这种情形会将会越来越严重。

何谓其目的为何？

42.

答：ILD：InterLayerDielectric,是用来做device与第一层metal的

隔离（isolation）,MIMD：InterMetalDielectric,是用来做metal与

metal的隔离（isolation）.要注意ILD及IMD在CMP后的厚度控制。

一般介电层ILD的形成由那些层次组成？

43.

答：①SiON层沉积（用来避免上层B,P渗入器件）；

②BPSG（掺有硼、磷的硅玻璃）层沉积；

③PETEOS（等离子体增强正硅酸乙脂）层沉积；

最后再经ILDOxideCMP（Si（）2的化学机械研磨）来做平坦化。

12

一般介电层IMD的形成由那些层次组成？

44.

答：①SRO层沉积（用来避免上层的氟离子往下渗入器件）；

②HDP-FSG（掺有氟离子的硅玻璃）层沉积；

③PE-FSG（等离子体增强，掺有氟离子的硅玻璃）层沉积；

使用FSG的目的是用来降低dielectrick值，减低金属层间的寄生电容。

最后再经IMDOxideCMP（SiO2的化学机械研磨）来做平坦化。

13

45.简单说明Contact（CT）的形成步骤有那些？

答：Contact是指甥件与金属线连接部分，分布在poly^AA上。

①Contact的Photo（光刻）；

②Contact的Etch及光刻胶去除（ash&PRstrip）；

③Gluelayer（粘合层）的沉积；

④CVDW（^）的沉积

⑤W-CMP<,

Gluelayer（粘合层）的沉积所处的位置、成分、薄膜沉积方法是什幺？

46.

答：因为W较难附着在Salicide上，所以必须先沉积只Gluelayer再沉积

VV

Gluelayer是为了增强粘合性而加入的一层。主要在salicide与\V（CT）、

W（VIA）与metal之间，其成分为Ti和TiN,分别采用PVD和CVD方

式制作。

47.为何各金属层之间的连接大多都是采用CVD的W・plug（铝插塞）？

答：①因为W有较低的电阻；

②W有较佳的stepcoverage（阶梯覆盖能力）。

48.一般金属层（metallayer）的形成工艺是采用哪种方式?大致可分为那些步骤？

答：①PVD（物理气相淀积）Metalfilm沉积

②光亥"Photo）及图形的形成；

③Metalfilmetch及plasma（等离子体）清洗（此步骑为连序工艺，在

同一个机台内完成，其目的在避免金属腐蚀）

④Solvent光刻胶去除。

Topmetal和intermetal的厚度，线宽有何不同？

49.

答:Topmetal通常要比intermetal厚得多，0.18um工艺中intermetal为4KA,

而topmetal要8KA.主要是因为topmetal直接与外部电路相接，所承受

负载较大。一般topmetal的线宽也比intermetal宽些。

.在量测ContactAla（是指metal与metal之间的连接）的接触窗开的好不好

时，我们是利用什幺电性参数来得知的？

答：通过Contact或Via的Rc值,Rc值越高，代表接触窗的电阻越大，一般

来说我们希望Rc是越小越好的。

14

什幺是Rc?Rc代表什幺意义？

51.

答：接触窗电阻，具体指金属和半导体(contact)或金属和金属(via),在相接

触时在节处所形成的电阻，一般要求此电阻越小越好。

15

52.影响Contact(CT)Rc的主要原因可能有哪些？

答：①ILDCMP的厚度是否异常；

②CT的CD大小；

③CT的刻蚀过程是否正常；

④接触底材的质量或浓度(Salicide,non-salicide)；

⑤CT的gluelayer(粘合层)形成；

©CT的VV-plugo

53.在量测Poly/metal导线的特性时，是利用什幺电性参数得知？

答：可由电性量测所得的spacing&Rs值来表现导线是否异常。

54.什幺是spacing?如何量测？

答：在电性测量中，给一条线(polymetal)加一定电压，测量与此线相邻但不

相交的另外一线的电流，此电流越小越好。当电流偏大时代表导线间可能

发生短路的现象。

55.什幺是Rs?

答：片电阻(单位面积、单位长度的电阻)，用来量测导线的导电情况如何。

一般可以量测的为AA(N+,P+),poly&metal.

56.影响Rs有那些工艺？

答：①导线line(AA,poly&metal)的尺寸大小。(CD=criticaldimension)

②导线line(pnly&metal)的厚度。

③导线line(AA,poly&metal)的本身电导性。(在AA,polyline时可

能为注入离子的剂量有关)

57.一般护层的结构是由哪三层组成？

答：①HDPOxide(高浓度等离子体二氧化硅)

②SROOxide(Siliconrichoxygen富氧二氧化硅)

(3)SiNOxide

58.护层的功能是什幺？

答：使用。xide或SiN层，用来保护下层的线路，以避免与外界的水汽、空气

相接触而造成电路损害。

59.Alloy的目的为何？

答：①Release各层间的stress(应力)，形成良好的层与层之间的接触

面

②降低层与层接触面之间的电阻。

16

工艺流程结束后有一步骤为WAT,其目的为何?

60.

答：WAT(waferacceptancetest),是在工艺流程结束后对芯片做的电性测量，

用来检验各段工艺流程是否符合标准。(前段所讲电学参数Idsat,lott；Vt,

Vbk(breakdown),Rs,Rc就是在此步骤完成)

61.WAT电性测试的主要项目有那些？

答：①器件特性测试；

②Contactresistant(Rc)；

③Sheetresistant(Rs)；

④Breakdowntest；

⑤电容测试；

⑥Isolation(spacingtest)0

62.什么是WATWatch系统？它有什么功能？

答：Watch系统提供PIE工程师一个工具，来针对不同WAT测试项目，设置不同

的栏住产品及发出Warning警告标准，能使PIE工程师早期发现工艺上的问

题。

63.什么是PCMSPEC?

答：PCM(Processcontrolmonitor)SPEC广义而言是指芯片制造过程中所有工艺

量测项目的规格，狭义而言则是指WAT测试参数的规格。

64.当VVAT量测到异常是要如何处理？

答：①查看WAT机台是否异常，若有则重测之

②利用手动机台Doubleconfirm

③检查产品是在工艺流程制作上是否有异常记录

④切片检查

65.什么是EN?EN有何功能或用途？

答：由CE发出，详记关于某一产品的相关信息(包括TechnologyID,Reticleand

somesplitconditionETC….)或是客户要求的事项(包括HOLD,Split,

Bank,Runtocomplete,Package***.),根据EN提供信息我们才可以建立

Processflow及处理此产品的相关动作。

66.PIE工程师每天来公司需要Check哪些项目(开门五件事)？

答：①CheckMES系统，察看自己Lot情况

17

②处理inlineholdlot.(defect,process,WAT)

③分析汇总相关产品inline数据.(rawdata&SPC)

④分析汇总相关产品CPtest结果

⑤参加晨会，汇报相关产品信息

67.WAT工程师每天来公司需要Check哪些项目(开门五件事)？

答：①检查VVAT机台Status

②检查及处理WATholdlot

③检查前一天的retestwafer及量测是否有异常

④是否有新产品要到WAT

⑤交接事项

68.BR工程师每天来公司需要Check哪些项目(开门五件事)？

答：①Passdown

②Reviewurgentcasestatus

(3)CheckMESissueswhichreportedbymoduleandline

④Reviewdocumentation

⑤Reviewtaskstatus

69.ROM是什幺的缩写？

答：ROM:Readonlymemory唯读存储器

读写功能特性耗电速度组成

随机存取记忆体电力消失后更不存在一个电晶体

DRAM具有读写功用处理速度较SRAM慢

(Randomaccessmemory)已记忆的资料一个电容

随机存取记忆体电力消失后更不存在

SRAM具有读写功用处理速度最快一般是6个电晶体

(Randomaccessmemory)己记忆的资料

只读记忆体电力消失后仍然存在

EPROM具有读写功用

(Readonlymemory)已记忆的资料

只读记忆体电力消失后仍然存在

ROM只能读不能写

(Readonlymemory)己记忆的资料

18

70.何谓YE?

答：YieldEnhancement良率改善

YE在FAB中所扮演的角色？

71.

答：针对工艺中产生缺陷的成因进行追踪，数据收集与分析，改善评估等工作。

进而与相关工程部门工程师合作提出改善方案并作效果评估。

YE工程师的主要任务？

72.

答：①降低突发性异常状况。(Excursionreduction)

②改善常态性缺陷状况。(Baselinedefectimprovement)

73.如何reduceexcursion?

答：有效监控各生产机台及工艺上的缺陷现况，dMecilevel异常升高时迅速予以

查明，并协助异常排除与防止再发。

74.如何improvebaselinedefect?

答：藉由分析产品失效或线上缺陷监控等资料，而发掘重点改善目标。持续不断

推动机台与工艺缺陷改善活动，降低defectlevel使产品良率于稳定中不断提

升

YE工程师的主要工作内容？

75.

答：①负责生产过程中异常缺陷事故的追查分析及改善工作的调查与推动。

②评估并建立各项缺陷监控(monitor)与分析系统。

③开发并建立有效率的缺陷工程系统，提升缺陷分析与改善的能力。

④协助module建立off-linedefectmonitorsystem,以有效反应生产机台状

况。

76.何谓Defect?

答：Wafer上存在的有形污染与不完美，包括

①Wafer上的物理性异物(如：微尘，工艺残留物，不正常反应生成

物)。

②化学性污染(如：残留化学药品，有机溶剂)。

19

③图案缺陷（如：Phot。或etch造成的异常成象，机械性刮伤变形，厚度

不均匀造成的颜色异常）。

④Wafer本身或制造过程中引起的晶格缺陷，

Defect的来源？

77.

答：①素材本身：包括wafer,气体，纯水，化学药品。

②外在环境：包含洁净室，传送系统与程序。

③操作人员：包含无尘衣，手套。

④设备零件老化与制程反应中所产生的副生成物。

20

78.Defect的种类依掉落位置区分可分为？

答：①Randomdefect:defect分布很散乱

②clusterdefect:defect集中在某一区域

③Repeatingdefect:defect重复出现在同一区域

79.依对良率的影响Defect可分为？

答：①Killerdefect=＞对良率有影响

②Non-Killerdefect=＞不会对良率造成影响

③Nuisancedefect=＞因颜色异常或filmgrain造成的defect,对良率亦无影响

80.YE一般的工作流程？

答：①Inspectiontool扫描wafer

②将defectdata传至YMS

③检查defect增加数是否超出规格

④若超出规格则将wafer送到reviewstationreview

⑤确认defect来源并通知相关单位一同解决

81.YE是利用何种方法找出缺陷(defect)?

答：缺陷扫描机(defectinspectiontool)以图像比对的方式来找出defect.并产出

defectresultfile.

82.Defectresultfile包含那些信息？

答:①Defect大小

②位置，坐标

③Defectmap

DefectInspectiontod有哪些型式？

83.

答：Brightfield&DarkField

84.何谓Brightfield?

答：接收反射光讯号的缺陷扫描机

85.何谓Darkfield?

答：接收散射光讯号的缺陷扫描机

86.Brightfield与Darkfield何者扫描速度较快？

21

答：Darkfield

87.Brightfield与Darkfield何者灵敏度较好?

答：Brightfield

BrightfieldDarkfield

LaserLaser

LightsourcevisibleUVandvisible

(532nm,2W)(488nm.75inW)

光源入射角度normal（直射）normalnormaloblique(斜射)

VVPH

（每小时产出数量）2~3pcs2~3pcs17pcs(5X)-14pcs(5um)

scanlayerL/Slayer,CMPfilmdeposition,CMP

Throughput慢Throughput快

优缺点Sensitivity好Sensitivity较差

价格高价格低

Reviewtool有哪几种？

88.

答：Opticalreviewtool和SEMreviewtool.

89.何为opticalreviewtool?

答：接收光学信号的opticalmicroscope.分辨率较差，但速度较快，使用较方便

90.何为SEMreviewtool?

答：SEM（scanningelectronmicroscope）reviewtool接收电子信号.分辨率较高但

速度慢，可分析defect成分，并可旋转或倾斜defect来做分析

91.ReviewStation的作用？

答：藉由reviewstalion我们可将Inspectiontool扫描到的defect加以分类，并做

成分析，利于寻找defect来源

92.YMS为何缩写？

答：YieldManagementSystem

22

93.YMS有何功能？

答：①将inspectiontoo!产生的defectresultfile传至reviewstation

②回收reviewstation分类后的资料

③储存defect影像

23

94.何谓Samplingplan?

①答：即为采样频率，包含：

②那些站点要Scan

②每隔多少Lot要扫1个Lot

③每个Lot要扫几片Wafer

④每片Wafer要扫多少区域

95.如何决定那些产品需要scan?

答：①现阶段最具代表性的工艺技术。

②有持续大量订单的产品。

选择监测站点的考虑为何？

96.

答：①以Zonepartition的观念，两个监测站点不可相隔太多工艺的步骤，

②由yieldlossanalysis手法找出对良率影响最大的站点。

③容易作线上缺陷分析的站点。

97.何谓Zonepartition

答：将工艺划分成数个区段，以利辨认缺陷来源。

Zonepartition的做法？

98.

答：①应用各检察点既有的资料可初步判断工艺中缺陷主要的分布情况。

②应用既有的缺陷资料及defectreview档案可初步辨认异常缺陷发生的工

艺站点。

③利用工程实验经由较细的Zonepartition可辨认缺陷发生的确切站点或机

台

99.何谓yieldlossanalysis?

答：收集并分析各工艺区间所产生的缺陷对产品良率的影响以决定改善良率的可

能途径。

yieldlossanalysis的功能为何？

100.

答：①找出对良率影响最大的工艺步骤。

②经由killingratio的计算来找出对良率影响最大的缺陷种类。

③评估现阶段可达成的最高良率。

24

101.如何计算killingratio?

答：藉由defectmap与yieldmap的迭图与公式的运算，可算出某种缺陷对良率的

杀伤力。

25

从什么地方开始讲呢？就从产业链开抬吧。

有需求就有生产就有市场。

市场需求（或者潜在的市场需求）的变化是非常快的，尤其是消费类电子产

品。这类产品不同于DRAM,在市场上总是会有大量的需求。也正是这种变化多

端的市场需求，催生了两个种特别的半导体行业----Fab和FabLessDesign

Houseo

我这一系列的帖子主要会讲Fab,但是在一开头会让大家对Fab周围的东西

有个基本的了解。

像InteLToshiba这样的公司，它既有Design的部分，也有生产的部分。这

样的庞然大物在半导体界拥有极强的实力。同样，像英飞凌这样专注于DRAM

的公司，活得也很滋泗。至于韩国三星那是个什么都搞的怪物。这些公司，他们

通常都有自己的设计部门，自己生产自己的产品。有些业界人士把这一类的企业

称之为IDMo

但是随着技术的发展，要把更多的晶体管集成到更小的Chip上去，Silicon

Process的前期投资变得非常的大。一条8英寸的生产线，需要投资7~8亿美金；

而一条12英寸的生产线，需要的投资达12〜15亿美金。能够负担这样投资的全

世界来看也没有几家企业，这样一来就限制了芯片行业的发展。准入的高门槛,

使许多试图进入设计行业的人望洋兴叹。

这个时候台湾半导体教父张忠谋开创了一个新的行业——foundryo他离开

TI,在台湾创立了TSMC,TSMC不做Design,它只为做Design的人生产Wafer。

这样，门槛一下子就降低了。随便几个小朋友，只要融到少量资本，就能够把自

己的设计变成产品，如果市场还认可这些产品，那么他们就发达了。同一时代,

台湾的联华电子也加入了这个行当，这就是我们所称的UMC,他们的老大是曹

兴诚。——题外话，老曹对七下西洋的郑和非常钦佩，所以在苏州的UMC友好

厂（明眼人一看就知道是UMC在大陆偷跑）就起名字为“和舰科技”，而且把

厂区的建筑造的非常有个性，就像一群将要启航的战船。

一一想到哪里就说到哪里，大家不要见怪。

作者：core-logic回复日期：2005-12-2616:44:42

在TSMC和UMC的扶植下，FabLessDesignHouse的成长是非常可观的。

从UMC中分离出去的一个.

小小的DesignGroup成为了著名的“股神”联发科。当年它的VCD/DVD

相关芯片红透全世界，股票也涨得令人难以置信。我认识一个台湾人的老婆，在

联发科做Support工作，靠它的股票在短短的四年内赚了2亿台币，从此就再也

不上班了。

FabLessDesignHouse的成功让很多的人大跌眼镜。确实，单独维持Fab的

成本太高了，所以很多公司就把自己的Fab剥离出去，单独来做Design。

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Foundry专注于Wafer的生产，而FabLessDesignHouse专注于Chip的设计,

这就是分工。大家都不能坎了行规。如果FabLessDesignHouse觉得自己太牛了,

想要自建Fab来生产自己的Chip,那会遭到Foundry的抵制，像UMC就利用专

利等方法强行收购了一家FabLessDesignHouse辛辛苦苦建立起来的Fab。而如

果Foundry自己去做Design,那么FabLessDesignHouse就会心存疑惑----究竟

自己的PatternDesign会不会被对方盗取使用？结果导致Foundry的吸引力降低,

在产业低潮的时候就会被FabLessDesignHouse抛弃。

1总体来讲，FabLessDesignHouse站在这个产业链的最高端，它们拥有利润

的最大头，它们投入小，风险高，收益大。其次是Foundry(Fab),它们总能拥有可

观的利润，它们投入大，风险小，受益中等。再次是封装测试(Packagc&Testing),

它们投入中等，风险小，收益较少。当然，这里面没有汜入流通领域的分销商。

事实上分销商的收益和投入是无法想象和计量的。我认识一个分销商，他曾经把

MP3卖到了50%的利泗」旦也有血本无归的时候。

所以DesignHouse是“三年不开张，开张吃三年。”而Fab和封装测试则是

赚个苦力钱。对于Fab来济，同样是0.18um的8英寸Wafer,价格差不多，顶多

根据不同的Metal层数来算钱，到了封装测试那里会按照封装所用的模式和脚数

来算钱。这样Fab卖1200美元的Wafer被Designer拿去之后，实际上卖多少钱

就与Fab它们没有关系了，也许是10000美元，甚至更高。但如果市场不买账，那

么DesignHouse可能就直接完蛋了，因为它的钱可能只够到Fab去流几个Lot的。

作者：core-logic回复日期：2005-12-2617:44:19

我的前老板曾经在台湾TSMC不小心MO,结果跑死掉一批货，结果导致一

家DesignHouse倒闭。题外话Fab的小弟小妹看到动感地带的广告都气坏了,

什么“没事MO一下”，这不找抽吗？没事MO(MissOperation)一下.一批

货25片损失两万多美元，奖金扣光光，然后被fire。

在SMIC,我带的一个工程师MO,结果导致一家海龟的DesignHouse直接

关门放狗。这个小子很不爽的跳槽去了一家封装厂，现在混得也还好。

所以现在大家对Fab的定位应该是比较清楚的了。

Fab有过一段黄金时期，那是在上个世纪九十年代末。TSMC干四年的普通

工程师一年的股票收益相当于100个月的工资(本薪)，而且时不时的公司就广

播，“总经理感谢大家的努力工作，这个月加发一个月的薪水。”

但是过了2001年，也就是SMIC等在大陆开始量产以来，受到压价竞争以及

市场不景气的影响，Fab的好时光就一去不复返了。高昂的建厂费用，高昂的成本

折旧，导致连SMIC这样产能利用率高达90%的Fab还是赔■钱。这样一来，股票

的价格也就一落千丈，其实不光是SMIC,像TSMC.UMC的股票价格也大幅下

滑。

但是已经折旧折完的Fab就过得很滋泄，比如先进(ASMC)，它是一个5

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英寸、6英寸的Fab,折旧早完了，造多少赚多少，只要不去盖新厂，大家分分利

润，日子过的好快活。

所以按照目前中国大陆这边的状况，基本所有的Fab都在盖新厂，这样的结

论就是：很长的一段时间内，Fab不会赚钱，Fab的股票大会大涨,Fab的工程师不

会有过高的收入。虽然一直在亏本，但是由于亏本的原因主要是折旧，所以Fab

总能保持正的现金流。而且正很多。所以结论是：Fab赔钱，但绝对不会倒闭。

如果你去Fab工作，就不必担心因为工厂倒闭而失业。

作者：core-logic回复日期：2005-12-2621:30:35

下面讲讲Fab对人才的需求状况。

Fab是一种对各类人才都有需求的东西。无论文理工，基本上都可以再Fab

里找到职位。甚至学医的MM都在SMIC找到了厂医的位置。很久以前有一个

TSMC工程师的帖子，他说Fab对人才的吸纳是全方位的。(当然坏处也就是很

多人才的埋没。)有兴趣的网友可以去找来看看。

一般来讲，文科的毕业生可以申请Fab厂的HR,法务，文秘，财会，进出口,

采购，公关之类的职位。但是由于是Suppon部门这些位置的薪水一般不太好。

那