2025年计算机硬件基础DRAMCacheUPS等测试卷附答案

2025年计算机硬件基础DRAMCacheUPS等测试卷附答案一、单项选择题（每题2分，共30分）1.现代DRAM存储单元的核心元件是（）A.双极型晶体管B.MOSFET触发器C.电容+MOS管D.闪存单元2.以下关于DRAM刷新（Refresh）的描述，错误的是（）A.刷新操作通过逐行读取并重写数据实现B.LPDDR5相比DDR4采用更高效的局部刷新（PartialArrayRefresh）C.刷新周期与电容电荷泄漏速率无关D.突发刷新（BurstRefresh）会短暂阻塞正常读写操作3.某Cache采用4路组相联映射，块大小为64字节，地址总线32位，Cache总容量为256KB。该Cache的组号字段长度为（）A.6位B.8位C.10位D.12位4.以下不属于Cache局部性原理应用的是（）A.时间局部性：近期访问过的数据可能再次访问B.空间局部性：相邻地址数据可能被连续访问C.分支局部性：程序分支指令的预测执行D.顺序局部性：循环结构中指令的顺序执行5.UPS（不间断电源）的“在线式”与“后备式”最核心的区别是（）A.输入电压范围B.转换时间C.电池类型D.是否始终由逆变器供电6.DDR5内存相比DDR4新增的关键特性是（）A.片上终端（ODT）B.多芯片封装（MCP）C.内存控制器（IMC）集成D.独立电源轨（VDDQ/VPP）7.某三级Cache系统中，L1命中率90%，L2命中率95%（未命中L1时），L3命中率98%（未命中L1、L2时），主存访问时间100ns。假设L1、L2、L3访问时间分别为1ns、5ns、20ns，则平均访问时间约为（）A.1.5nsB.2.3nsC.3.1nsD.4.2ns8.关于DRAM的ECC（错误校正码）功能，正确的描述是（）A.仅能检测单比特错误B.采用海明码时，校验位数量与数据位无关C.双倍数据速率（DDR）会降低ECC效率D.支持纠正多位错误需增加校验位9.以下Cache替换策略中，平均命中率最高的是（）A.随机替换（Random）B.最近最少使用（LRU）C.最不经常使用（LFU）D.先进先出（FIFO）10.UPS电池的“深度放电”对寿命的影响是（）A.无影响B.轻微延长C.显著缩短D.取决于放电后充电速度11.3D堆叠DRAM（如HBM3e）相比传统平面DRAM的主要优势是（）A.更低的工作电压B.更高的带宽密度C.更长的刷新周期D.更小的单bit成本12.Cache写策略中，“写回法（WriteBack）”的缺点是（）A.增加主存写入次数B.可能导致数据不一致C.不支持写分配D.访问延迟更高13.在线式UPS的典型效率范围是（）A.50%-60%B.70%-80%C.85%-95%D.99%以上14.为提升服务器内存带宽，当前主流方案是（）A.增加内存通道数B.提高单条内存容量C.降低内存工作频率D.减少ECC校验位15.以下关于DRAM时序参数的描述，正确的是（）A.CL（CAS延迟）是从行激活到列访问的时间B.tRCD（行到列延迟）是CAS信号发出到数据输出的周期数C.tRP（预充电时间）是关闭当前行到激活下一行的等待时间D.时序参数越小，内存性能越差二、填空题（每空1分，共20分）1.DRAM的全称是________，其存储数据的物理基础是________的电荷存储。2.Cache的三种失效类型为________、________和________。3.UPS的主要功能包括________、________和________。4.DDR5内存支持的最大传输速率为________MT/s（2025年主流规格），采用________架构实现更高的能效比。5.组相联Cache的映射关系可表示为________=（主存块号）mod（组数），其目的是平衡________和________的优缺点。6.在线式UPS的工作流程为：输入交流电→________→逆变器→负载，同时为________充电；断电时切换为________供电。7.为减少Cache颠簸（Thrashing），通常采用________替换策略或增加________。三、简答题（每题6分，共30分）1.简述DRAM需要定期刷新的原因及现代DRAM优化刷新效率的两种方法。2.比较Cache全相联映射、直接映射和组相联映射的优缺点。3.UPS的“转换时间”对负载有何影响？列举两种对转换时间敏感的典型设备。4.解释“内存墙（MemoryWall）”现象及其对计算机体系结构设计的影响。5.说明3D堆叠Cache（如Intel的Foveros技术）相比传统平面Cache的技术优势。四、分析计算题（共20分）1.（10分）某计算机主存地址36位，Cache采用8路组相联，块大小128字节，Cache总容量2MB。（1）计算主存地址中标记（Tag）、组号（Set）、块内偏移（Offset）字段的长度；（2）若Cache初始为空，访问主存块序列为0,1,2,3,4,5,6,7,8,0（块号连续），采用LRU替换策略，计算Cache命中率。2.（10分）某数据中心配置300kW负载，要求UPS提供30分钟后备时间。假设UPS效率92%，电池放电深度80%，单节电池容量100Ah（12V），计算所需电池组的最小数量（提示：能量=功率×时间，1kWh=1000Wh）。答案一、单项选择题1.C2.C3.B4.C5.D6.D7.B8.D9.B10.C11.B12.B13.C14.A15.C二、填空题1.动态随机存取存储器；电容2.强制失效（冷启动失效）；容量失效；冲突失效（别名失效）3.稳压滤波；储能后备；电网干扰隔离4.8000；片上电源管理（PMIC）5.组号；全相联映射；直接映射6.整流器；电池；电池→逆变器7.伪LRU（或增强型LRU）；Cache关联性（或容量）三、简答题1.原因：DRAM存储单元基于电容存储电荷，而电容存在漏电流，电荷会逐渐泄漏导致数据丢失，因此需定期刷新（读取并重写数据）。优化方法：①局部刷新（PartialArrayRefresh）：仅刷新部分存储阵列，减少刷新对正常访问的影响；②自适应刷新（AdaptiveRefresh）：根据温度、电压等环境因素动态调整刷新周期，降低不必要的刷新操作。2.全相联映射：主存块可映射到Cache任意块，灵活性高，冲突失效少；但需全比较所有Cache块的标记，电路复杂度高，访问延迟大。直接映射：主存块仅映射到Cache固定块，地址译码简单，访问速度快；但易发生冲突失效（不同主存块映射到同一Cache块时）。组相联映射：主存块映射到Cache固定组的任意块，结合前两者优点，通过限制组内块数（如4路、8路）平衡复杂度与冲突率。3.转换时间指UPS从市电供电切换到电池供电的时间。敏感设备要求转换时间≤10ms（甚至0ms），否则可能因供电中断导致数据丢失或设备重启。典型设备：服务器（尤其是数据库服务器）、医疗设备（如MRI）、工业PLC控制器。4.内存墙现象：CPU运算速度的提升远快于主存访问速度的提升，导致CPU常因等待内存数据而空闲，成为系统性能瓶颈。影响：推动体系结构优化，如增加Cache层级（L3/L4Cache）、采用分布式内存（如NUMA）、提升内存带宽（HBM/高带宽内存）、优化访存模式（向量化指令、预取技术）。5.技术优势：①更高的密度：通过垂直堆叠减少平面面积，提升单位面积Cache容量；②更低的延迟：缩短Cache与CPU核心的物理距离，减少信号传输延迟；③更高的带宽：堆叠结构支持更短的互连线，增加Cache与核心间的通信带宽；④更好的能效：减少长距离布线的功耗，提升整体能效比。四、分析计算题1.（1）块大小128字节=2^7B，偏移字段7位；Cache总容量2MB=2^21B，每组8块，每块128B，组数=2^21/(8×2^7)=2^21/2^10=2^11组，组号字段11位；主存地址36位，标记字段=36-11-7=18位。（2）Cache共2MB/128B=16384块，8路组相联，每组8块，共16384/8=2048组。主存块号0-8映射到组号：组号=块号mod2048，因此0-8分属不同组（2048>8），每组初始为空。访问序列0-7时，每组依次填充，无替换；访问8时，第8组仍有空位；访问0时，第0组已存在（未被替换），命中。总访问10次，命中1次（仅最后一次访问0），命中率=1/10=10%。（注：若组号计算错误，可能影响结果，此处假设组号足够大，前9次访问均未冲突）