EDA技术及应用项目教程 项目4-参考答案

项目4参考答案一、填空题1.VerilogHDL模块的定义是以关键字module开始，以关键词endmodule结束。2.除了endmodule语句外，每个语句的最后通常要有结束符;。3.VerilogHDL语言规定了逻辑电路中信号的4种状态，分别是0，1，x，z，其中0表示低电平状态，1表示高电平状态，x表示不确定或未知状态，z表示高阻态状态。4.“reg[1:0]SEL;”语句中信号最高位为SEL[1]，最低位为SEL[0]；“wrie[8:15]A;”语句中信号最高位为A[8]，最低位为A[15]。5.如果a=1,b=1，则逻辑表达式“(a^b)|(~b&a)”的值是0。6.在always过程块中，阻塞性赋值是串行（串行/并行）执行的，而非阻塞性赋值是并行（串行/并行）执行的。7.若A=5’b11011，B=5’b10101，则有：&A等于0，|B等于1，~A等于5’b00100，A&B等于5’b10001。8.在VerilogHDL中，内置了一些系统任务和函数，一般是以字符$开头，以区别于用户定义的任务和函数。9.语句`timescale1ns/1ps中,仿真的精度是_1ps___。10.在VerilogHDL中，位拼接运行符是_{}___。二、单项选择题1.下列VerilogHDL模型属于行为级描述的是（D）。A、门级B、开关级C、RTL级D、系统级2.VerilogHDL语言是在（B）语言的基础上发展起来的一种硬件描述语言。A、ADAB、CC、BasicD、JAVA3.下列可作为标识符的有（C）。A、123exB、ex@123C、ex_123D、module4.inA、inB、inC都是4位输入矢量，下列表达式中正确的是（D）。A、inputinA[3:0],inB,inC;B、inputinA,inB,inC[3:0];C、inputinA[3:0],inB[3:0],inC[3:0];D、input[3:0]inA,inB,inC;4.若a=2’b10，b=3’b101那么{a,b}=（A）。A、5’b10101B、5’b10110C、3’b111D、1015.下列VerilogHDL运算符，属于三目运算符的是（C）。A、&&B、!=C、?:D、===6.在VerilogHDL中，使用的是逻辑是（C）。A、二值逻辑B、三值逻辑C、四值逻辑D、八值逻辑7.若a<0时，执行语句“assigns=(a>3)?1:(a<0)?2:0;”后，s的值为（C）。A、0B、1C、2D、其他8.在VerilogHDL中，下列属于宏定义语句的是（A）。A、`defineB、defineC、`undefD、`include9.下列模块的例化正确的是(B)。A、MydesignU1(sin(sin),sout(sout));B、MydesignU1(.sin(sin),.sout(sout));C、MydesignU1(.sin(sin),.sout(sout););D、MydesignU1(.sin(sin);.sout(sout));10.下列从标量变量A、B、C和D中产生总线Q[0:3]的表达式正确的是(A)。A、assignQ={A,B,C,D};B、Q={A,B,C,D};C、assignQ={'A','B','C','D'};D、Q={'A','B','C','D'};三、多项选择题1.在VerilogHDL语言中，其程序的描述方式主要有（ABC）。A、结构化描述B、数据流描述C、行为级描述D、系统级描述2.在VerilogHDL程序中，下列属于端口定义的关键词有（ABC）。A、inputB、outputC、inoutD、buffer3.inA、inB、inC都是4位输入矢量，下列属于端口定义的关键词有（ABC）。A、inputB、outputC、inoutD、buffer4.下列关于VerilogHDL语言说法正确的是（ACD）。A、VerilogHDL可以实现并行计算，C语言只能串行计算B、VerilogHDL语言可以描述电路结构，C语言只能描述算法C、VerilogHDL语言源于C语言，包括它的逻辑和延迟D、VerilogHDL语言可以编写测试向量进行仿真和测试5.VerilogHDL语言中，不属于标识符作用范围的是（BCD）。A、本模块B、外部模块C、所有模块D、全局模块6.在VerilogHDL中，下列属于分支语句的有（ABC）。A、if…elseB、caseC、casezD、repeat7.在VerilogHDL中，下列属于循环语句的有（ABD）。A、whileB、do…whileC、forD、forever8.在VerilogHDL中，下列类似于C语言中子程序的语句有（AB）。A、taskB、functionC、procedureD、Function9.下列关于VerilogHDL语言中模块的例化说法正确的是（ACD）。A、在引用模块时,有些信号要被输入到引用模块中,有些信号要从引用模块中输出B、在引用模块时,必须严格按照模块定义的端口顺序来连接C、在引用模块时可以用“.”符号,表明原模块是定义时规定的端口名,用端口名和被引用模块的端口相对应,提高程序的可读性和可移植性D、在语句“MydesignU1(.port1(port1),.port2(port2));”中,被引用的模块为Mydesign模块10.关于赋值语句说法正确的是(ACD)。A、VerilogHDL支持过程赋值和连续赋值两种赋值B、连续赋值一般给reg变量赋值C、force/release仅用于debug,对寄存器和线网均有效D、避免使用disable语句四、判断题1.VerilogHDL中程序文字是不区分大小写的。（×）2.“1”取反后为“0”；“x”取反后为“x”；“z”取反后为“z”。（×）3.在VerilogHDL中使用parameter来定义常量，可增加代码的可读性和可维护性。（√）4.在VerilogHDL中常用变量数据类型为wire型和reg型。（√）5.在VerilogHDL中，所有在always和initial模块中被赋值的信号都必须是reg型。（√）6.在VerilogHDL中，reg类型的变量一定综合成寄存器。（×）7.组合逻辑建模通常使用阻塞赋值，时序逻辑建模通常使用非阻塞赋值。（√）8.在VerilogHDL中，循环语句吸能在always语句使用，而不能在initial中使用。（×）9.initial过程块只执行1次，可以用来建模真实电路，并且可以被综合出来。（×）10.在always块中被赋值的只能是寄存器型变量（如reg，integer）。（√）五、程序填空题1.根据图4-37所示电路图，在左侧程序空白处填写相关语句或关键词。moduleex1(A,B,C,D,F);moduleex1(A,B,C,D,F);inputA,B,C,D;outputF;assignF=((A&B)|(C&D));endmodule图4-37电路图2.假设已有全加器模块FullAdder，若有一个顶层模块需调用此全加器，连接线分别为W4、W5、W3、W2和W1，根据图4-38所示连接图，在左侧程序空白处填写相关语句或关键词。modulemoduleFullAdder(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;┊endmodulemoduleTop……FullAdderU1(.Sum(W1),//连接W1.Cout(W2),//连接W2.Cin(W3),//连接W3.A(W4),//连接W4.B(W5));//连接W5endmodule图图4-38连接图3.下列是一个4位二进制计数器程序，clk信号每发生1次上升沿跳变时，Q加1计数，在程序空白处填写相关语句或关键词。moduleex_cnt(clk,Q);inputclk;output[3:0]Q;reg[3:0]Q;always@(posedgeclk)Q<=Q+1;endmodule4.下列是一个3入2出的基本门电路，输入信号为A、B、C；输出信号为D和E。其中D输出的内容为A或者是将C取反后和B的逻辑与结果；E输出为B取反后和C进行异或的结果，在程序空白处填写相关语句或关键词。moduleex_gate(A,B,_C_,D,E);inputA,B,C;outputD,E;assignD=A|(B&(~C));assignE=(~B)^C;endmodule六、简答题1.指出下面几条语句中变量A、B、C和Cout的类型。assignA=B;always@(*)Cout=C+1;答案：A(wire)，B(wire/reg)C(wire/reg)Cout(wire/reg)2.指出下面几条语句中变量Cin、C1、C4和Cout的类型。moduleFadd(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;┊endmodulemoduleTest;┊FaddU1(C1,C2,C3,C4,C5);┊endmodule答案：C1(wire)，C4(wire/reg)Cin(wire)Cout(wire/reg)3.在下面程序段中，当Address的值等于5’b0x000时，执行完casex语句后A和B的值是多少？A=0;B=0;casex(Address)5’b00???:A=1;5’b01???:B=1;5’b10?00,5’b11?00:beginA=1;B=1;endendcase答案：A=1；B=04.在下面程序段中，initial块执行完后，I、J、A、B的值各是多少？reg[2:0]A;reg[3:0]B;integerI,J;initialbeginI=0;A=0;I=I-1;J=I;A=A-1;B=A;J=J+1;B=B+1;end答案：I=-1