【集成电路后端设计课题研究的文献综述3100字】

I集成电路后端设计课题研究的文献综述集成电路发展及现状自1958年第一块集成电路出现以来，集成电路飞速发展，在当今社会中发挥着越来越重要的作用。按照摩尔定律，在成本不变的前提下，集成电路的晶体管数量每18个月翻一番，性能提高一倍。如今，一块芯片上的晶体管数目超过了数十亿个，芯片金属层数超过了12层，工艺发展到纳米尺寸。如图1.1所示，IMEC展示了最新的半导体工艺发展蓝图，从图中可以看出，2021年前后世界上最先进的半导体工艺已经达到了5nm的工艺节点。图1.1ITF半导体工艺蓝图而集成电路的后端设计，影响了芯片设计的时间和芯片生产的可靠性，随着器件尺寸的不断缩小，在整个芯片设计中占据越来越重要的地位。半导体数字后端设计，是将前端的设计代码综合成形成网表，之后进行一系列的物理设计和优化，最终形成满足功能、时序、功耗等各种要求的物理版图，最终交付工艺厂商完成流片。而随着集成电路复杂程度的逐渐增加，要想在较短的时间周期完成稳定可靠逻辑功能正确的产品，这不仅仅需要着一套成熟稳定的设计方法与设计流程，同时也离不开EDA工具的不断发展和完善。国际半导体产业的竞争在近些年随着工业自动化越发变得成熟与激烈，全球的制造商需要在规定时间内制造出高可靠性的芯片。英特尔、三星、高通等集成电路制造厂商均在2010年前启动40nm/45nm微电子制造工艺，高通更是成为了世界上最先批量生产28nm工艺移动芯片的公司。目前国际上主流是由台积电率先生生产的7nm和5nmMOSFET工艺。EDA工具则是由Synopsys与Cadence两家公司所垄断。近十年来，国内集成电路虽然也获得了巨大的进步，中芯国际等国内集成电路制造厂商能够制造28nmMOSFET工艺的芯片，而华为也逐步进入了14nm工艺节点的研发阶段。但与国外相比，仍然存在一定的差距，集成电路生产中很多关键技术都来自于世界先进的公司，发展受到了国外公司的限制。而EDA工具方面，依旧采用的是Synopsys和Cadence这两家公司的产品。相比于集成电路的前端设计以及验证，国内高校以及公司对于后端设计的重视程度也不够。随着芯片特征尺寸逐步进入到深纳米，芯片的规模逐渐增大，后端设计面临更加严峻的挑战，此时，后端设计的重要性在整个集成电路设计中越来越大。因此，国内的企业也逐步重视后端设计，加强后端团队的组建，借此增强团队的芯片设计能力。如今，国内外关于数字后端设计的文献，大致分为两种方向，一是对于算法和模型的优化，基于新的工艺节点，新的寄生效应，提出新的精确模型，以及对于包括布局布线，时钟树综合以及低功耗设计等设计过程提出新的设计方法，提升EDA工具进行后端设计的效率。二是工艺以及设计流程的优化，研究整体设计流程，并考虑详细的电路设计特点，通过EDA工具的自动化的设计，选择合理的约束设置，进行完善的后端设计，在最短的时间内获得最好的物理实现结果。对于工艺和设计流程的研究，已经有一些文献研究了28nm及以上工艺的特点，但与7nm工艺的物理设计相关的研究论文却几乎没有，7nm工艺和以前的工艺相比，需要考虑更加庞杂的设计规则，在28nm及以上工艺中可以忽略的因素，在7nm工艺中必须仔细考虑并进行优化，因而采用了更为严格的设计规则，全新的设计流程，同时还要进行可制造性设计，信号完整性分析，功耗分析，采取更为复杂的工艺偏差模型等，使得后端设计在整个芯片设计周期中占据越来越长的设计时间，后端设计的重要性也越发明显。本文采用的TSMC7nm工艺实现高性能图形芯片模块的后端设计，并对后端设计的整个流程进行研究与介绍，同时也讨论了设计阶段遇到的关键问题以及解决方案，有助于减少芯片的设计时间，为国内后端设计的研究提供一定的参考。1.1.2集成电路后端设计面临的困难集成电路不断进步，金属连线宽度迅速减小，金属层数不断增加，晶体管数目不断增加，结构更加复杂，频率却要求越来越高。随着集成电路工艺逐步由28nm进步到14nm，而当今最先进的工艺节点已经进入了7nm，这给整个半导体行业尤其是后端物理实现带来了前所未有的挑战，主要体现在以下几个方面：首先是工艺方面，以往采用的浸入式光刻系统已经不能支持20nm及以下的工艺，行业普遍开始采用双重图形工艺。双重图形工艺通过把一个较大密度的电路划分成两个较小密度的电路，从而能够刻出20nm以下的图形。为了满足双重图形工艺新的间距要求，同时也要考虑时序，功耗，面积等因素，EDA公司不得不改变整个后端设计流程以适应新的工艺带来的新的要求，同时这也对于布图规划提出了新的要求。其次是元件模型的变化，随着晶体管的尺寸逐渐变小，晶体管的短沟道效应越来越严重，成为了制约摩尔定律发展的重要因素。为了解决这些问题，一种新型的三维结构的晶体管FinFet被应用于纳米级别的集成电路中。如图1.2所示，晶体管的结构不再是平面结构，源漏以及它们之间的沟道生长于衬底之上，形成了三维的晶体管结构。相对于一般的二维晶体管，FinFet能够明显的降低短沟道效应的影响，减小了亚阈值的漏电流，有着功耗和性能上的优点。但是FinFet作为一种全新的三维结构，需要考虑更多的寄生参数，这对于晶体管的建模更加困难。同时，随着器件发展到纳米工艺阶段，更多的二级寄生效应需要考虑，这对于晶体管的建模提出了更大的挑战。图1.2FinFet结构示意图接着是可制造性设计（DFMDesignForManufacture），集成电路的逐渐发展使得芯片的生产面临越来越大的挑战，可制造性设计在后端设计中的重要性不能够被忽视。芯片互连的复杂性越来越大，芯片金属层数也越来越高，这使得天线效应对于芯片成品率的影响逐渐变大。而复杂的金属互连以及增加的金属层数也导致通孔数量的增加，这使得制造过程中的微小变化，都可能对通孔的刻蚀产生很大影响，从而影响整个芯片的性能甚至使得芯片失效。金属层数的增加使得晶圆的平坦性对于成品率至关重要，而芯片不同区域的金属密度的不均匀会严重影响芯片的均匀性，降低芯片的成品率。所有的这些可制造性问题，在芯片后端设计阶段，需要增加专门的设计与验证方法，来确保芯片在生产过程中不会由于这些问题失效，从而改进芯片的成品率，提高收益。还存在串扰的问题，当互连线逐渐变细，间距不断变小，连线间的耦合电容逐渐变大，同时，芯片的金属层的不断增加，增大了高层金属与衬底的距离，减少了金属的对地电容，同层串扰所占据的比例不断提升，导致了串扰对于电路时序性能的影响无法忽略。同时，芯片的阈值电压与电源电压逐渐降低，噪声容限也逐渐变小，原来可以忍受的串扰不得不进行优化。这使得在分析时序的过程中，还需要额外将串扰考虑在内。在更为严重的串扰影响下，还需要获得更高的芯片频率，这使得后端设计中的时序收敛成为越来越难以满足的难题。面临着这些巨大的挑战，更为先进的设计方法和设计流程在不同公司相继提出，同时，EDA公司也在不断开发更为完善、适应最先进工艺的EDA工具。参考文献沈永言.芯片与文化都重要[J].卫星与网络.2020,(07),16-18.旷永红.基于0.18um工艺下低电压、低功耗CMOS运算放大器的电路设计与功能仿真[J].信息周刊.2020(008),1-2.YLCai，WLin，FJie，GQi，YLi,Radiationeffectsof0.18μmCMOSAPSbyprotonirradiation[J].InfraredandLaserEngineering,2020,49(7),112-115.王英英，薛涛，谭小虎.实时任务下的光纤通道协议芯片设计与实现[J].电光与控制.2019,26(02),84-88.KernighanBW,LinS.AnEfficientHeuristicProcedureforPartitioningGraphs.[J].BellSystemsTechnicalJournal,1970,49(2):291-307.AreibiS,YangZ.CongestionDrivenPlacementforVLSIStandardCellDesign[C].Mircoelec-tronics,2003,ICM2003.Proceedingsofthe15thInternationalConferenceon5-9Dec.,2003:304-307.MoF,TabbaraA,BraytonRK.ATiming-DrivenMacro-CellPlacementAlgorithmComputerDesign[C].ICCD2001.Proccedings.2001InternationalConferenceon23-26Sept.2001:322-327.GuptaS,KatkooriS,SankaranS.Floorplan-BasedCrosstalkEstimationforMacrocell-BasedDesigns.VLSIDesign,18InternationalConferenceon3-7Jan.,2005:463-468.张旻.百万门级SOC芯片深亚微米物理设计的方法[D].上海：复旦大学,2010.卢俊.基于65nmDDRPHY数字后端设计方法的研究[D].上海：复旦大学,2010.李杰.VLSI设计中多点时钟树的物理设计与实现[D].哈尔滨：哈尔滨工业大学,2013.田晓萍.基于Encounter的深亚微米布局设计和布线方法研究[D].西安：西安电子科大学,2014.牛停举,冯晓.国产化SOC芯片S698PM抗辐照分