2026年计算机硬件基础DRAMCacheUPS等测试卷附答案

2026年计算机硬件基础DRAMCacheUPS等测试卷附答案一、单项选择题（每题2分，共30分）1.关于DRAM（动态随机存取存储器）的存储原理，以下描述正确的是：A.利用双稳态电路存储数据，无需刷新B.通过电容电荷存储数据，需周期性刷新C.采用浮栅晶体管结构，支持非易失存储D.基于电阻变化实现数据存储，属于新型存储介质2.2026年主流服务器采用的HBM3e（高带宽内存）与传统DDR5相比，核心优势在于：A.更低的工作电压（1.1V→0.9V）B.通过3D堆叠技术实现更高带宽（约1.2TB/s）C.支持ECC纠错但延迟更低D.完全替代CPU内部Cache作为一级存储3.某CPU三级Cache结构为L1（32KB，8路组相联）、L2（512KB，16路组相联）、L3（32MB，全相联），以下说法错误的是：A.L1通常分为指令Cache和数据CacheB.组相联结构通过限制映射组数量平衡命中速度与灵活性C.全相联L3的替换策略多采用LRU（最近最少使用）D.增大Cache容量可完全消除“容量缺失”4.UPS（不间断电源）的“转换时间”指：A.市电正常时电池充电至满的时间B.市电中断后UPS切换至逆变供电的时间C.过载保护触发后恢复正常输出的时间D.电池从放电到深度放电的时间5.DRAM的tRCD（行选通到列选通延迟）参数反映的是：A.同一行中连续列访问的延迟B.行激活到列读写命令的延迟C.预充电操作完成到行激活的延迟D.刷新操作所需的最小时间间隔6.以下Cache缺失类型中，不属于“强制性缺失”的是：A.程序首次访问某内存块时的缺失B.循环代码首次进入时的指令缺失C.多线程并发访问新数据块的缺失D.冷启动时所有Cache为空的初始缺失7.2026年数据中心采用的模块化UPS系统，其核心设计目标是：A.降低单模块功率以减少发热B.通过N+X冗余提高可用性（X≥1）C.完全替代传统柴油发电机D.支持48V直流直接供电给服务器8.某DRAM芯片标注为“16GbDDR5-6400”，其单芯片数据带宽为：（注：DDR5位宽为64位，数据速率=时钟频率×2）A.6400MT/s×64bit/8=51.2GB/sB.6400MT/s×16bit/8=12.8GB/sC.3200MHz×64bit/8=25.6GB/sD.3200MHz×16bit/8=6.4GB/s9.关于Cache写策略，以下说法正确的是：A.写直达（WriteThrough）会导致主存带宽压力增大B.写回（WriteBack）无需在Cache中标记脏位（DirtyBit）C.写分配（WriteAllocate）仅适用于写直达策略D.非写分配（NoWriteAllocate）在写缺失时直接更新主存，不加载数据到Cache10.UPS的“在线互动式”与“双转换在线式”最根本的区别是：A.在线互动式无逆变环节，双转换式有B.双转换式市电正常时也通过逆变-整流供电，在线互动式仅切换时使用C.在线互动式支持更高功率，双转换式效率更高D.双转换式无转换时间，在线互动式转换时间≤10ms11.以下DRAM技术中，属于“垂直堆叠”的是：A.DDR5的On-DieECC（片上纠错）B.HBM（高带宽内存）的TSV（硅通孔）互连C.LPDDR5的低功耗优化设计D.GDDR7的高时钟频率（≥24Gbps）12.某系统Cache容量8MB，块大小64B，采用4路组相联映射。主存地址为48位时，地址各部分（标记位、组号、块内偏移）的位数分别为：A.34位、8位、6位B.32位、10位、6位C.30位、12位、6位D.28位、14位、6位13.UPS电池的“循环寿命”通常定义为：A.电池从满电到放电至终止电压的次数B.在80%深度放电（DOD）条件下，容量降至初始80%的充放电次数C.环境温度25℃时，完全充电到完全放电的总次数D.支持UPS满载运行的最长时间（单位：小时）14.以下关于DRAM刷新（Refresh）的描述，错误的是：A.刷新操作需要逐行读取并重写数据B.JEDEC标准规定DDR5的刷新间隔为32ms（相比DDR4的64ms更短）C.局部刷新（PartialArrayRefresh）可降低刷新功耗D.刷新操作会暂停正常的读写访问15.2026年新型Cache设计中，“存算一体Cache”的核心目标是：A.减少数据在Cache与ALU之间的搬运能耗B.增大Cache容量以降低缺失率C.支持更高的并发访问速度D.兼容多种指令集架构（如x86、ARM）二、填空题（每空1分，共20分）1.DRAM的基本存储单元由______和______组成，数据保存依赖电容电荷，因此需要______操作维持数据。2.Cache的三种基本映射方式为______、______、______；其中______方式在相同容量下命中率最高，但硬件成本也最高。3.UPS按工作方式分为______、______、______三类；数据中心关键负载通常选用______式UPS以实现零转换时间。4.DDR5相比DDR4的主要改进包括：支持______（双向数据总线）、片上______（ODT）、更高的______（最高8400MT/s）。5.计算Cache命中率的公式为：命中率=______/（______+缺失次数）；若某程序访问Cache1000次，缺失120次，则命中率为______。6.2026年主流服务器采用的HBM3e内存通过______（技术）实现多芯片垂直堆叠，典型堆叠层数为______层（如8层），单芯片带宽可达______GB/s（参考当前HBM3的900GB/s，HBM3e预计提升30%）。7.UPS的“备用时间”主要由______、______和______决定；为延长备用时间，可通过______（操作）增加电池组容量。三、简答题（每题6分，共30分）1.简述DRAM的“行缓冲局部性”（RowBufferLocality）及其对访问效率的影响。2.说明多级Cache（如L1、L2、L3）的分层设计优势，并列举各层Cache的典型特征（如容量、速度、用途）。3.UPS在数据中心中的核心作用是什么？请从供电连续性、电能质量、设备保护三个方面展开说明。4.对比分析写直达（WriteThrough）与写回（WriteBack）两种Cache写策略的优缺点及适用场景。5.2026年新型DRAM技术（如HBM、CDRAM）相比传统DDR5有哪些突破？请从结构、性能、应用场景三方面总结。四、综合题（每题10分，共20分）1.某计算机系统主存容量8GB，块大小64B，采用4路组相联Cache，Cache容量512KB。假设主存地址为32位，Cache采用LRU替换策略，写回法（脏位标记）。（1）计算主存地址各部分（标记位、组号、块内偏移）的位数；（2）若CPU连续访问主存块地址为0x123456、0x123457、0x123458、0x12345F（均为十六进制，块地址=主存地址/块大小），假设初始时Cache为空，依次说明每次访问的Cache状态（命中/缺失）及替换情况（若有）；（3）若某次写操作导致Cache中某块变为脏块，简述写回法如何处理该脏块。2.某企业数据中心需配置UPS系统，负载总功率为500kW（功率因数0.9），要求备用时间30分钟。已知单节LiFePO4电池容量为300Ah，标称电压3.2V，电池组效率0.95，UPS逆变效率0.92。（1）计算所需电池组的总能量（单位：kWh）；（2）计算需要串联的电池节数（UPS输入电压要求为384V）；（3）计算需要并联的电池组数量（结果保留整数）。答案一、单项选择题1.B2.B3.D4.B5.B6.C7.B8.A9.D10.B11.B12.A13.B14.B15.A二、填空题1.电容；MOS管；刷新2.直接映射；全相联；组相联；全相联3.后备式；在线互动式；双转换在线式；双转换在线4.差分信号；端接电阻；数据速率5.命中次数；命中次数；88%6.TSV（硅通孔）；8；1170（900×1.3）7.电池容量；负载功率；UPS效率；并联更多电池组三、简答题1.行缓冲局部性指DRAM中同一行（Row）内的连续列（Column）访问时，行缓冲（RowBuffer）已激活，后续访问无需重新激活行，仅需列选通，因此延迟显著降低（约为行激活延迟的1/3-1/2）。利用该特性，内存控制器可通过预取同一行数据、优化访问顺序提升DRAM访问效率，尤其在处理连续内存访问（如数组遍历）时效果明显。2.多级Cache分层设计优势：通过“小而快”的L1、“中速中容量”的L2、“大而慢”的L3逐级过滤访问请求，平衡速度与容量，降低主存访问压力。典型特征：L1（容量≤1MB，访问时间≤2ns，分指令/数据Cache）；L2（容量1-32MB，访问时间5-15ns，统一Cache）；L3（容量≥32MB，访问时间20-50ns，多核心共享）。3.核心作用：①供电连续性：市电中断时通过电池逆变供电，避免服务器宕机；②电能质量：滤除市电中的浪涌、谐波、电压波动，提供稳定正弦波输出；③设备保护：通过过载保护、短路保护、过压/欠压保护避免硬件损坏，配合电池缓启动防止电流冲击。4.写直达：优点是主存与Cache数据始终一致，可靠性高；缺点是每次写操作需同时更新主存，带宽消耗大。适用于对数据一致性要求高、写操作较少的场景（如嵌入式系统）。写回法：优点是仅在Cache块被替换时写回主存，减少主存访问次数；缺点是需维护脏位，数据一致性风险较高（掉电可能丢失脏数据）。适用于写操作频繁的场景（如服务器、高性能计算）。5.突破：①结构：HBM采用3D堆叠+TSV互连，CDRAM（计算DRAM）集成简单计算单元；②性能：HBM带宽达1.2TB/s（DDR5约100GB/s），CDRAM减少数据搬运延迟；③场景：HBM用于GPU、AI加速器（高带宽需求），CDRAM用于数据库实时分析（存算融合）。四、综合题1.（1）主存块数=8GB/64B=2^27块；Cache块数=512KB/64B=2^13块；每组4块，组数=2^13/4=2^11组（11位组号）；块内偏移=log2(64B)=6位；标记位=32-11-6=15位。（2）块地址转换为二进制：0x123456=000100100011010001010110（26位），取低11位组号=01000101011（二进制，对应组号299）；后续块地址0x123457、0x123458、0x12345F的组号均为299（因块地址前26位的低11位相同）。初始Cache空，第一次访问缺失，加载块0x123456到组299的任意位置；第二次访问同一块（块大小64B，块地址相同），命中；第三次访问块地址+1（0x123458），块地址不同但组号相同，缺失，组299已满（4路），替换LRU块（假设为第一个块）；第四次访问块0x12345F，组号相同，缺失，替换当前LRU块（第三个块）。（3）写回法在Cache块被标记为