2026年计算机原理测试题及答案

2026年计算机原理测试题及答案一、单项选择题（每题2分，共30分）1.若某计算机字长为32位，采用补码表示整数，则其可表示的最小整数是（）。A.-2^31B.-2^31+1C.-2^32D.-2^32+12.十进制数-37的8位二进制补码表示为（）。A.11011011B.11011010C.00100101D.101001013.某浮点数格式为：阶码4位（含1位符号位，移码表示，偏移量8），尾数10位（含1位符号位，补码表示）。若阶码为1010，尾数为1110000000，则该浮点数的十进制值为（）。A.-2^2×(1-2^-9)B.-2^2×(1-2^-8)C.-2^3×(1-2^-9)D.-2^3×(1-2^-8)4.下列关于定点数运算溢出的描述中，正确的是（）。A.补码加法溢出时，符号位的进位与最高数值位的进位相同B.原码乘法不会产生溢出，结果位数固定C.补码减法溢出判断需单独设置溢出标志位D.定点小数乘法的溢出表现为结果超出[-1,1)范围5.某运算器包含加法器、移位器和通用寄存器组，若执行“ADDR1,R2,R3”（R3=R1+R2），则移位器在此过程中的作用是（）。A.调整操作数的位数对齐B.无作用，仅加法器参与运算C.实现逻辑移位以扩展结果D.执行循环移位以处理进位6.某SRAM芯片容量为16K×8位，其地址线和数据线的数量分别为（）。A.14根地址线，8根数据线B.16根地址线，8根数据线C.14根地址线，16根数据线D.16根地址线，16根数据线7.某计算机主存容量为4GB，按字节编址，Cache采用4路组相联映射，块大小为64字节，Cache容量为256KB。则主存地址中组号的位数为（）。A.10位B.12位C.14位D.16位8.下列关于虚拟存储器的描述中，错误的是（）。A.页表存储在主存中，TLB用于加速页表查询B.缺页时需将磁盘中的页调入主存，可能淘汰主存中的页C.虚拟地址空间大小受限于主存容量和磁盘容量之和D.段式虚拟存储更适合处理可变长度的程序段9.某指令系统中，操作码长度为6位，采用扩展操作码技术。若前3位为000时，操作码扩展至10位，则最多可定义的指令数为（）。A.2^6+(2^3-1)×2^4B.2^3×2^3+(2^3-1)×2^4C.2^3+(2^3-1)×2^4D.(2^6(2^3-1)×2^4)10.某CPU的指令周期包含取指、译码、执行3个阶段，各阶段耗时分别为2ns、3ns、4ns。若采用单周期指令设计（所有指令在一个周期内完成），则时钟周期至少为（）。A.2nsB.3nsC.4nsD.9ns11.指令流水线中，“数据相关”是指（）。A.多条指令同时使用同一功能部件B.后续指令需要前面指令的运算结果但未完成C.转移指令导致流水线断流D.指令操作码长度不一致引起的冲突12.某总线采用同步通信方式，总线时钟频率为100MHz，总线宽度为32位，每个总线周期传输2个数据块。则总线带宽为（）。A.100MB/sB.200MB/sC.400MB/sD.800MB/s13.下列关于I/O接口的描述中，正确的是（）。A.接口中的数据寄存器仅用于存储输入数据B.状态寄存器的“忙”标志位由CPU置位C.控制寄存器用于存放CPU发送给I/O设备的命令D.中断屏蔽寄存器不属于I/O接口的组成部分14.某计算机采用中断方式处理I/O请求，CPU响应中断的条件不包括（）。A.有未被屏蔽的中断请求B.指令执行周期结束C.中断优先级高于当前运行程序D.CPU处于开中断状态15.下列关于微程序控制器的描述中，错误的是（）。A.控制存储器（CM）用于存放微程序B.微指令的顺序控制字段用于产生下一条微指令地址C.微程序设计与机器指令一一对应，灵活性差D.相对于硬布线控制器，微程序控制器的速度较慢二、填空题（每空1分，共20分）1.若二进制数1011011的偶校验码为10110111，则校验位应放在（）位（从右往左，最低位为第1位）。2.8位补码10010101对应的十进制数是（）。3.定点小数乘法中，原码乘法的符号位由（）异或得到，数值位采用（）算法计算。4.DRAM的存储单元基于（）存储电荷，因此需要定期（）。5.主存与Cache的映射方式中，（）映射方式块冲突率最低，（）映射方式地址转换最简单。6.指令的寻址方式中，操作数的地址直接存储在指令中的是（）寻址；操作数的地址等于基址寄存器内容加上偏移量的是（）寻址。7.指令流水线的加速比是指（）与（）的比值。8.总线仲裁的方式包括（）仲裁和（）仲裁，其中（）仲裁方式的响应速度更快。9.微程序控制器中，微指令的格式分为（）型和（）型，前者并行操作能力强，后者长度较短。10.I/O接口的基本功能包括（）、（）、（）和中断管理。三、简答题（每题6分，共30分）1.简述补码加减法运算中，为何可以将符号位与数值位统一处理？2.比较SRAM和DRAM的存储原理、速度、容量及典型应用场景。3.分析指令流水线中“结构相关”“数据相关”“控制相关”的产生原因及解决方法。4.说明虚拟存储器的工作原理，并解释页表的作用。5.描述总线传输的四个阶段及其具体内容。四、分析题（每题8分，共40分）1.已知某浮点数格式为：阶码5位（含1位符号位，移码表示，偏移量16），尾数11位（含1位符号位，原码表示，隐藏最高位1）。若阶码为10110，尾数为01001000000（隐含最高位1），求该浮点数的十进制值（要求写出计算步骤）。2.某计算机主存访问时间为80ns，Cache访问时间为10ns，Cache命中率为95%。若采用“Cache-主存”层次结构，计算平均访问时间；若希望平均访问时间降至15ns，需将命中率提高到多少（保留2位小数）？3.某指令流水线分为取指（IF）、译码（ID）、执行（EX）、写回（WB）4个阶段，各阶段耗时均为2ns。现有5条指令连续进入流水线，绘制流水线时空图，并计算流水线的吞吐率（单位：条/ns）。4.某CPU有32个通用寄存器（R0-R31），支持“ADDRd,Rs1,Rs2”（Rd=Rs1+Rs2）和“LWRd,offset(Rs)”（Rd=主存[Rs+offset]）两种指令。设计组合逻辑控制器时，需为这两种指令提供微操作序列。以“LWRd,offset(Rs)”为例，说明其微操作的执行步骤（至少列出5个关键步骤）。5.某I/O设备采用中断方式与CPU通信，设备接口的中断请求信号为高电平有效，CPU中断允许标志为IE。当设备完成数据准备时，接口置位中断请求标志IRQ。请描述从设备准备好数据到CPU执行中断服务程序的完整流程（包括接口和CPU的关键操作）。答案一、单项选择题1.A2.A3.B4.B5.B6.A7.A8.C9.C10.D11.B12.C13.C14.C15.C二、填空题1.第8（最高位）2.-1073.被乘数符号位与乘数符号位；加减交替（Booth）4.电容；刷新5.全相联；直接6.立即；基址7.非流水线执行时间；流水线执行时间8.集中式；分布式；集中式（或链式查询）9.水平；垂直10.数据缓冲；信号转换；地址译码三、简答题1.补码加减法基于模运算原理（2^n，n为位数）。对于加法，[A]补+[B]补=[A+B]补（mod2^n），符号位参与运算，若结果超出模则自然舍弃；对于减法，[A-B]补=[A]补+[-B]补（mod2^n），符号位同样参与。由于补码的符号位是数值的一部分（负数的补码符号位为1，对应数值的补数），因此符号位与数值位可统一处理，无需额外分离符号和数值。2.SRAM利用双稳态触发器存储数据（0/1由两个交叉耦合的反相器维持），无需刷新，速度快（纳秒级），但集成度低、功耗高，主要用于高速缓存（如CPU内部Cache）。DRAM利用电容存储电荷（电荷存在为1，否则为0），需定期刷新（避免电荷泄漏），速度较慢（约10ns），但集成度高、成本低，主要用于主存。3.结构相关：多条指令同时使用同一功能部件（如同一时钟周期取指和取数都需要访问主存），解决方法是增加资源重复（如分离指令Cache和数据Cache）或插入“气泡”暂停。数据相关：后续指令依赖前面指令未完成的结果（如ID阶段需要EX阶段的运算结果），解决方法是数据旁路（直接从运算部件输出到需要的阶段）或指令重排序。控制相关：转移指令导致流水线断流（如分支结果未确定时，后续指令已预取），解决方法是分支预测（静态/动态预测）或延迟分支（执行转移前的指令）。4.虚拟存储器通过软硬件结合，将主存和磁盘视为统一的逻辑地址空间。CPU访问逻辑地址时，通过页表（或段表）转换为物理地址：若页在主存中，直接访问；若不在（缺页），则产生缺页中断，将磁盘中的页调入主存（可能淘汰旧页），更新页表后重新访问。页表的作用是记录逻辑页与物理块的映射关系，以及页的状态（有效/无效、修改位、访问位等），是地址转换的关键依据。5.总线传输分为：①申请阶段：主设备（如CPU）向总线仲裁机构发出总线请求；②寻址阶段：仲裁机构分配总线使用权后，主设备将目标从设备地址及操作类型（读/写）发送到总线上；③传输阶段：主设备与从设备完成数据交换（读时从设备发数据，写时主设备发数据）；④结束阶段：主设备释放总线，仲裁机构收回使用权，准备下次分配。四、分析题1.（1）阶码转换：移码10110的偏移量为16，阶码真值=10110（二进制）-10000（偏移量）=0110（二进制）=6。（2）尾数处理：原码尾数01001000000隐含最高位1，实际尾数=1.01001000000（二进制）=1+2^-2+2^-5=1+0.25+0.03125=1.28125。（3）浮点数的值=尾数×2^阶码=1.28125×2^6=1.28125×64=82。2.（1）平均访问时间=命中率×Cache时间+(1-命中率)×主存时间=0.95×10+0.05×80=9.5+4=13.5ns。（2）设命中率为h，15=h×10+(1-h)×80→15=80-70h→70h=65→h≈92.86%。3.时空图（横向为时间，纵向为阶段，每个阶段2ns）：时间（ns）：246810121416指令1：IFIDEXWB指令2：IFIDEXWB指令3：IFIDEXWB指令4：IFIDEXWB指令5：IFIDEXWB总时间=(4+5-1)×2=16ns（或最后一条指令完成时间16ns）。吞吐率=指令数/总时间=5/16≈0.3125条/ns。4.LW指令执行步骤：①PC→MAR，读指令（取指阶段）；②主存→MDR→IR（译码阶段，IR中得到Rs和offset）；③Rs→ALU，offset→ALU，计算有效地址（Rs+offset）→MAR（地址计算阶段）；④主存[MAR]→MDR（读主存阶段）；⑤MDR→Rd（写回寄存器阶段）。5.流程：