半导体产业链基础工艺白皮书（年）

半导体产业链基础工艺白皮书（2026-2028年）

一、产业生态重构与基础工艺的战略地位

（一）全球半导体产业格局的范式转移

当前，全球半导体产业正经历着自集成电路发明以来最深刻的结构性调整。地缘政治因素持续发酵，促使主要经济体将半导体供应链视为国家关键基础设施，区域化、本土化成为与全球化并行的重要趋势。2026年至2028年，我们预见一个多极化的半导体生态体系将加速成型。美国和欧洲联盟通过《芯片与科学法案》及《欧洲芯片法案》的持续落地，力图重塑其在先进制程和关键设备材料领域的领导地位；与此同时，亚太地区，特别是中国大陆、中国台湾、韩国和日本，将继续在成熟制程、先进封装和化合物半导体领域巩固其制造与创新中心的位置。这种“竞合”新常态下，产业链的韧性、敏捷性和技术主权成为核心考量，而决定这一切的基石，正是贯穿全产业链的基础工艺。

（二）基础工艺：从支撑技术到创新引擎

传统上，基础工艺被视为半导体制造的幕后支撑。然而，在后摩尔时代，当单纯依靠晶体管等比例微缩带来的经济效益日趋饱和时，基础工艺的突破成为解锁新性能、新功能和新应用的关键钥匙。基础工艺不再仅仅是实现设计蓝图的手段，其本身已成为技术创新的核心源泉。从新材料体系的引入（如二维材料、钙钛矿），到新型器件架构的量产（如互补场效应晶体管、自旋转移力矩磁随机存储器），再到异质异构集成的系统级封装，无一不依赖于基础工艺的颠覆性进步。因此，对基础工艺进行系统性、前瞻性的梳理与分类，不仅是对当前产业能力的盘点，更是预判未来技术路线、引导研发投入、优化产业布局的战略性工作。

二、上游核心材料与衬底制备基础工艺

（一）硅基材料极限延伸与下一代衬底工艺

尽管摩尔定律步伐放缓，但硅基材料在未来五年内仍将占据主导地位。其基础工艺的重点正从单纯的尺寸增大向晶体质量与几何参数的极致优化转移。大尺寸（300mm，即12英寸）硅片的晶体生长工艺，如直拉法的连续投料技术，追求近乎零缺陷的完美晶格，同时严格控制氧含量及其沉淀行为，以满足3纳米及以下节点对器件一致性和可靠性的严苛要求。在几何参数方面，双面研磨与抛光工艺、边缘抛光工艺以及精密清洗工艺的协同优化，使得纳米级topography控制、表面金属污染物的十亿分之一级别去除成为可能。面向未来，硅基绝缘体上硅（SOI，即Silicon-on-Insulator）衬底制备工艺，特别是先进键合与离子注入剥离技术的结合，为全耗尽型器件和射频前端模组提供了理想的射频与功耗平衡平台。

（二）化合物与宽禁带半导体材料工艺革命

以碳化硅、氮化镓为代表的宽禁带半导体，凭借其卓越的物理特性，正在深刻改变功率电子和射频电子产业。碳化硅衬底制备工艺是当前产业链的瓶颈环节。物理气相传输法晶体生长工艺正在向更大尺寸（200mm，即8英寸）和更低微管密度演进，同时，液相外延等新型生长技术的研究旨在从根本上降低晶体缺陷。随后的切片、研磨和化学机械抛光工艺，由于碳化硅极高的硬度和化学惰性，面临着巨大挑战，催生了激光剥离、等离子辅助抛光等特种加工工艺的产业化应用。氮化镓材料，因其缺乏同质大尺寸衬底，其基础工艺主要围绕异质外延展开。在硅、碳化硅或蓝宝石衬底上进行金属有机物化学气相沉积，通过引入复杂的缓冲层结构和应力工程工艺，来调控晶格失配和热失配带来的高密度缺陷，从而获得高质量的氮化镓薄膜。此外，体块氮化镓单晶的生长技术，如氨热法和钠流法，正逐步走向成熟，有望在未来提供真正的同质外延衬底。

（三）光刻与掩模版材料制备工艺

极紫外光刻的规模化应用，对光刻胶和掩模版提出了全新要求。用于极紫外光刻的无机或金属氧化物光刻胶（如基于锡的化合物）的合成与配方工艺，需要在极高的灵敏度与极低的线边缘粗糙度之间取得平衡，同时对光致酸的产生与扩散进行原子尺度的调控。掩模版制备工艺，从传统的二元掩模转向复杂的相移掩模和光学邻近效应修正掩模，其基础在于电子束直写工艺的精密度，以及对多层反射膜（由数十层钼/硅交替构成）的精确沉积与应力控制。对于极紫外光刻掩模，其缺陷检测与修补工艺更是达到了前所未有的技术高度，任何皮米级的缺陷或吸收层的不完美都会直接转化为晶圆上的电路失效。

三、中游晶圆制造核心工艺

（一）图形化工艺：超越分辨率极限

光刻工艺作为图形化工艺的核心，正面临着多重技术路线的交汇。193nm沉浸式光刻结合多重图形化技术，如自对准四重图形和自对准多重图形，通过复杂的薄膜沉积、刻蚀和侧墙形成工艺，将现有光源的成像能力推向了物理极限。极紫外光刻技术则从7纳米节点的主力，向5纳米及以下节点深化，高数值孔径极紫外光刻的引入，标志着光刻工艺进入了一个以“变形”光学和严格环境控制为特征的新纪元。与之配套的抗反射层工艺、旋涂碳/旋涂硅硬掩模工艺以及底部抗反射涂层工艺，通过精细的膜层设计和涂布/固化工艺，为后续刻蚀提供了完美的成像转移模板。

（二）刻蚀与沉积工艺：从图形转移到三维构筑

在器件结构日趋复杂的背景下，刻蚀与沉积工艺已成为决定器件电学性能的胜负手。对于FinFET（鳍式场效应晶体管）及下一代GAAFET（全环绕栅极晶体管），刻蚀工艺需要以原子级的精度，在硅鳍片间选择性地移除材料，形成纳米级的片状或线状通道，同时保证对下方衬底几乎为零的损伤。高选择比、高深宽比的刻蚀工艺，特别是反应离子刻蚀与原子层刻蚀的结合，实现了对沟道形状的完美控制。在沉积领域，原子层沉积凭借其无与伦比的保形性和膜厚控制能力，成为沉积高介电常数栅介质、金属栅极功函数层等关键薄膜的唯一选择。对于3DNAND闪存动辄数百层的堆叠，等离子体增强化学气相沉积与低压化学气相沉积工艺在保证膜质均匀性和低应力的前提下，实现了超高速的层间介质沉积；而后续的高深宽比通道孔刻蚀，则是对刻蚀工艺方向性、均匀性和选择性的终极考验。

（三）掺杂与热处理工艺：精确调控载流子

随着器件尺寸微缩，传统的离子注入与快速热退火工艺正经历着从“剂量/能量”二维控制向“三维分布/缺陷工程”多维控制的转变。离子注入工艺通过精确的质量分析和加速系统，将掺杂原子（如硼、磷、砷）以极高的能量纯度注入到衬底指定深度。然而，注入引发的晶格损伤和掺杂原子的瞬态增强扩散，必须通过精准的热处理工艺来修复和激活。毫秒级激光退火或闪光退火工艺，通过将热预算压缩至极短时间，实现了掺杂剂的高激活率与低扩散度，从而形成超浅结。对于功率半导体，深能级掺杂和高能离子注入结合厚外延层生长，以及长时间的高温推进工艺，共同决定了器件的耐压与导通特性。此外，等离子体掺杂等新型工艺，为三维器件的保形掺杂提供了新思路。

（四）平坦化与清洗工艺：界面工程的基石

化学机械抛光（CMP，即ChemicalMechanicalPolishing）是唯一能实现全局平坦化的工艺技术。在先进逻辑芯片和3DNAND的制造中，CMP工艺被反复用于层间介质的平坦化、浅槽隔离结构的形成、以及金属钨/铜互连结构的镶嵌。其核心在于抛光液化学腐蚀与磨料机械去除的精确平衡，以及终点检测技术对剩余膜厚的实时监控。随着工艺节点演进，对抛光后表面缺陷（如划伤、颗粒、金属污染）的控制要求日益严苛，促使CMP后清洗工艺成为与CMP本身同等重要的环节。清洗工艺，从传统的RCA标准清洗向单晶圆、兆声波、气液混合等方向发展，致力于在高效去除颗粒和金属杂质的同时，不损伤微细结构，不引入新的缺陷。针对特定制程节点的“先进工艺清洗”，如聚合物去除、牺牲层剥离等，其化学配方和工艺参数均为高度定制化开发。

四、下游先进封装与系统集成工艺

（一）互连工艺：从芯片级到晶圆级

随着芯片性能提升愈发依赖封装技术，互连工艺的重要性空前凸显。传统的引线键合工艺在功率和部分射频器件中仍占主导，其工艺优化集中于细间距、超低弧和铜线/银线替代金线以降低成本。倒装芯片技术，通过将芯片有源面朝下与基板或晶圆直接互连，成为高性能计算芯片的主流选择。其核心在于微凸点的制备工艺，包括电镀或印刷工艺形成数十微米大小的锡银/铜柱凸点，以及后续的助焊剂涂布、回流焊和底部填充工艺。面向更高密度需求，混合键合工艺正在从实验室走向大规模量产。该工艺通过将铜焊盘嵌入介质（通常是二氧化硅）中，经化学机械抛光获得极高平整度和洁净度后，在常温下直接对准键合，随后通过退火使铜焊盘热膨胀形成冶金连接。这种无凸点的直接铜对铜互连，实现了微米级甚至亚微米级的互连间距，为三维异构集成提供了终极解决方案。

（二）晶圆级与面板级封装工艺

晶圆级封装通过在晶圆上完成大部分封装工序后划片，实现了封装尺寸的最小化和制造成本的优化。再分布层（RDL，即RedistributionLayer）工艺是其核心技术，通过光刻、电镀和钝化层沉积，将芯片周边的I/O端口重新分布到更有利于系统集成的区域。扇出型晶圆级封装进一步扩展了再分布层工艺，将芯片嵌入到模塑料中，然后在重构的晶圆上制作再分布层，从而在不增加芯片面积的情况下获得更多的I/O端口。当前，扇出型技术正从晶圆级向更大尺寸的面板级（如300mm×300mm或更大）演进，以追求更高的生产效率和更低单颗成本。这带来了对大面积光刻、精密压膜和翘曲控制的巨大工艺挑战。临时键合与解键合技术是支撑超薄晶圆（<50微米）和扇出型封装的关键，涉及激光、热滑移或机械剥离等多种解键合机制，以及相应的临时键合胶材料的匹配性开发。

（三）3DIC（三维集成电路）与异构集成工艺

三维集成电路和异构集成代表了后摩尔时代系统性能提升的最重要路径。硅通孔（TSV，即Through-SiliconVia）技术是实现芯片垂直堆叠的核心。其工艺过程包括：利用深反应离子刻蚀在硅衬底上形成高深宽比的通孔；通过原子层沉积或化学气相沉积形成绝缘层、阻挡层和种子层；最后通过电镀工艺填充铜等导电材料。后续的晶圆减薄工艺将硅片背面减薄至露出硅通孔，再通过晶圆键合或芯片堆叠实现多层互联。微凸点与硅通孔的结合，实现了存储器与逻辑芯片的“近存计算”，显著突破“内存墙”瓶颈。异构集成则更进一步，将不同工艺节点、不同材料体系（如硅逻辑、化合物射频、光子集成电路）的芯粒，通过高密度互连工艺（如硅中介层或有机中介层上的精细再分布层）集成在一个封装体内。这要求封装工艺能够兼容多种热机械特性，并对多物理场协同设计提出严苛要求。

五、前沿基础工艺与未来展望（2026-2028）

（一）超越互补金属氧化物半导体的器件工艺

在互补金属氧化物半导体场效应晶体管微缩接近物理极限的背景下，基于新原理的器件工艺成为研发热点。对于互补场效应晶体管，其关键工艺在于如何在同一衬底上实现垂直堆叠的N型和P型纳米片或纳米线。这涉及到精细的外延生长、选择性刻蚀和栅极环绕工艺，对原子层沉积和原子层刻蚀的协同应用提出了极高要求。基于自旋电子学的磁存储器，特别是自旋转移力矩磁随机存储器的量产工艺已趋成熟，而下一代自旋轨道矩磁随机存储器的研究焦点在于如何高效产生和利用自旋流，其基础工艺包括重金属/铁磁金属多层膜的高质量沉积和纳米图案化。忆阻器作为神经形态计算的核心器件，其关键工艺在于对阻变层（如氧化铪、氧化钽）中氧空位或导电细丝形成与断裂过程的原子级调控，这依赖于对电极材料、阻变层生长工艺以及后续电形成工艺的深刻理解。

（二）原子级精准制造工艺的曙光

随着器件特征尺寸逼近几个纳米，工艺的“自上而下”减材范式正受到“自下而上”增材或精准修饰范式的挑战。原子层刻蚀作为原子级精准制造的典型代表，通过将传统的连续刻蚀分解为多个自限性的循环步骤（如表面改性层形成、改性层选择性去除），实现了对刻蚀深度和轮廓的埃米级控制。原子层沉积的进一步发展，不仅限于薄膜沉积，更扩展到选择性区域沉积，通过在生长表面上预先“钝化”非生长区，实现图形化的自对准形成，有望简化传统的光刻-刻蚀流程。定向自组装技术，利用嵌段共聚物的微相分离特性，在引导图形的约束下自发形成周期性的纳米结构（如线条、点阵），为超越光刻极限的规则图形化提供了低成本的潜在方案。这些原子级精准制造工艺的融合，预示着未来半导体制造将从“图案化+刻蚀/沉积”的传统二元模式，走向“设计-材料-工艺”一体化、自下而上与自上而下相结合的崭新时代。

（三）系统工艺协同优化与数字孪生

基础工艺的复杂性已非人力或传统实验所能完全驾驭。面向2026-2028年，系统工艺协同优化将成为工艺研发的标准范式。这意味着将器件设计、工艺步骤、材料特性视为一个不可分割的整体，通过物理模型和仿真工具，在设计阶段就对工艺结果进行预测和优化。构建工艺的数字孪生体，即创建工艺腔室、晶圆状态和器件结构的高保真虚拟副本，成为现实。通过集成传感器数据、机台日志和计量结果，数字孪生能够实时反映工艺状态，预测潜在漂移，并自动推荐最优的工艺参数调整方案。这不仅大幅缩短了工艺开发的周期，降低了昂贵的实验晶圆消耗，更重要的是，为在全产业链范围内实现可预测、可控制、可追溯的制造过程奠定了坚实基础。机器学习算法在其中的应用，加速了从海量工艺数据中提取复杂关联性的进程，揭示了此前难以发现的、决定工艺良率的隐性规律。未来，对基础工艺的理解，将不