【集成电路后端设计中的静态时序分析概述1700字】

集成电路后端设计中的静态时序分析概述目录TOC\o"1-3"\h\u9213集成电路后端设计中的静态时序分析概述 141901.1.1.延迟的计算 1286091.1.2.建立时间检查与保持时间检查 3在集成电路设计越来越复杂、规模越来越大的今天，通过动态仿真的方法进行时序分析需要消耗大量的时间，同时也无法测试到所有的情况，此种方法已经无法用于当今集成电路设计的时序分析。而静态时序分析通过静态的计算电路每一部分的延迟，大大缩短了时序分析的时间，同时能够完备的分析所有单元的时序，成为了集成电路设计进入纳米阶段以来最主要的时序分析方法，贯穿了后端设计的每一个步骤。延迟的计算电路的延迟主要包括器件的延迟和连线的延迟。器件的延迟主要与输入的转换时间和输出的电容负载有关，根据这两个值便可以在时序库中的查找表中得到器件的延迟。而线延迟的计算，在实际布线之前，通过线负载模型来估算线的电容、电阻，从而得到线的延迟。在布线结束之后，通过EDA工具提取具体的寄生参数，保存成标准格式的寄生参数文件SPEF(standardparasiticextractionformat)，从而得到线的延迟，此时得到的线延迟最为准确。数字集成电路包含时序逻辑和组合逻辑两种类型的单元，下面分别介绍两种单元延迟的计算。(1)组合逻辑延迟的计算，时序库中对于不同器件存在时序模型，包含了二维(输入转换时间和电容负载)的关于器件延迟的查找表，还有二维(输入转换时间和电容负载)关于器件的输出转换时间的查找表。同时时序库也定义了每一种标准单元输入引脚的电容，因此，电路中每一条线的电容都等于线本身的电容加上它所驱动的每一个负载的输入引脚的电容之和，这构成了驱动这条线的器件的负载电容。只要再得到器件输入的转换时间，便可以得出器件的延迟。分析一条具体的组合逻辑的路径如图2.24所示，其中，每一段的弧线被称为时序弧(timingarc)，它代表了路径中每一小段的延迟，静态时序分析通过算出电路中每一个时序弧，然后将这些时序弧相加便得到了整个路径的延迟。给定输入的转换时间，根据互连延迟模型可以计算出UINVa的输入转换时间，同时，根据这个模型也可以得到N0这根线上的延迟，即Tn0。UINVb的输入引脚的电容可以通过时序库得到，N1线的电容也可以得到(实际绕线之前根据线负载模型，绕线之后根据SPEF文件得到)，因此得到UINVa的负载电容。再根据时序库的查找表，得出UINVa的延迟，即Ta。同时根据互连延迟模型，可以得出N1的延迟以及UINVb的输入转换时间。同理，可以得出这条路径所有时序弧的延迟，最终相加从而得到完整路径的延迟。最终这条路径的上升延迟和下降延迟如公式2-2和公式2-3所示。图2.24组合逻辑路径(2)时序逻辑延迟的计算，分析如图2.25所示的时序逻辑，数据路径的延迟计算如公式2-4所示；时钟引脚PCLK到达UFF0的CK的延迟计算如公式2-5所示：Capturepath的延迟计算如公式2-6所示：图2.25时序逻辑路径建立时间检查与保持时间检查对于同步数字电路，时序分析分为建立时间和保持时间的检查。(1)建立时间的检查，建立时间是时钟有效沿之前数据不能发生变化的一段时间，建立时间检查确保了数据能够被寄存器正确的捕获。如图2.26所示，数据在时钟边沿之前的建立时间之前到达以满足建立时间的要求。图2.26建立时间检查示意图最常见的时序路径如图2.27所示，存在两个寄存器，分别叫做launchflip-flop(发射寄存器)和captureflip-flop(捕获寄存器)，它们分别是发射数据和接收数据的寄存器，其中，captureflip-flop的建立时间必须被满足。建立时间的检查会计算寄存器间的组合逻辑的最长的路径的延迟，从launchflip-flop的时钟周期的第一个时钟有效边沿到captureflip-flop的下一个的时钟有效边沿，因此保证数据能够被captureflip-flop准确捕获。图2.27建立时间时序分析因此建立时间检查公式如公式2-7所示。(2)保持时间的检查，保持时间是指时钟边沿以后数据不能发生变化的一段时间，保持时间检查确保寄存器的下一次的数据在captureflip-flop正确捕获当前数据之前不会到达captureflip-flop从而改写当前的数据。如图2.28所示，数据在时钟边沿的保持时间之后才能发生改变。图2.28保持时间检查示意图与建立时间检查类似，保持时间检查是检查launchflip-flop和captureflip-flop之间的数据是否满足保持时间的要求。但与建立时间检查不同的是，保持时间检查是从launchflip-flop的时钟的有效边沿到captureflip-flop的相同的时钟有效边沿，因此保持时间检查与时钟的周期无关。保持时间检查的常见时序路径如图2.29