CN113936726B 用于平衡四层级单元编码的存储系统和方法 （桑迪士克科技股份有限公司）

用于平衡四层级单元编码的存储系统和方法提供一种用于具有内部数据加载(IDL)读取的容限的平衡四层级单元(QLC)编码的存储系统衡3-4-4-4编码，其中通过每状态分配唯一二进制序列来对数据进行编码。通过使用在MLC状态之间至少提供三状态间隙的唯一3-4-4-4编码来通过支持IDL读取减小了写入缓冲器，并且归因2将四层级单元(QLC)3-4-4-4格雷码应用于下部和中间数据页，从使用多层级单元编程操作在所述存储器中对所述下部和使用读取到的下部和中间页在所述存储器中对上部和顶部数据页使用多层级单元编程操作在所述存储器中对下部和在所述存储系统中存储所述下部和中间数据8.根据权利要求7所述的方法，其中所述下部和中间数据页的所述异或存储在所述存用于将四层级单元(QLC)3-4-4-4格雷码应用于下部和中间数据页从而引发具有至少用于使用多层级单元编程操作在所述存储器中对所述下部和中间数据页进行编程的用于在所述存储器中对上部和顶部数据页进行编程以引发四层级单元(QLC)分布的构316.根据权利要求14所述的存储系统，其中从所述存储器阵列中读取所述下部、中间4[0001]在将数据写入到具有多层级单元(MLC)配置的非易失性存储器时，此过程通常是储于存储器控制器中的随机存取存储器(RAM)中，然后进行用于将电荷注入到每一多位单元中的所有数据位的副本并处理数据的错误校正码(ECC)位。在可以无错误地从存储器阵列读取在模糊编程步骤中编程的数据或此数据可以在存储器裸片内可靠地解码以支持后面的精细编程步骤的情况下，模糊数据不需要在精细步骤之前临时存储在存储器控制器[0005]图2A是示出根据一实施例的示出于图1A中的非易失性存储系统的控制器的组件[0011]现在转向附图，适用于实施这些实施例的方面的存储系统展示在图1A到图1C图1A是示出根据本文中所描述的主题的实施例的非易失性存储系统100(有时在本文中称[0012]控制器102(其可以是非易失性存储器控制器(例如闪存、电阻式随机存取存储器5中可或可以不展示或描述的一个或多个组件与……间接(有存储器管理功能，如但不限于耗损均衡(分布写入以避免耗损原本将会被重复地写入到的[0014]非易失性存储器裸片104可包含任何合适的非易失性存储器介质，包含电阻式随(SD)或微安全数字(微SD)卡。在替代实施例中，存储系统100可以是嵌入式存储系统的部块)在控制器102与非易失性存储器裸片104之间包含单个通道，但本文中所描述的主题不含与主机且与存储系统204介接的存储控制器202，所述存储系统204包含多个非易失性存6在服务器PC或便携式计算装置(如笔记本计算机和平板[0018]图1C是示出阶层式存储系统的框图。阶层式存储系统250包含多个存储控制器模块108、与一个或多个非易失性存储器裸片104介接的后端模块110和执行现将详细描述[0020]再次参考控制器102的模块，缓冲器管理器/总线控制器114管理随机存取存储器动代码。尽管在图2A中示出为与控制器102分别定位，但在其它实施例中，RAM116和ROM118中的一个或两个可位于控制器内。在又其它实施例中，RAM和ROM的部分可位于控制器[0021]前端模块108包含提供与主机或下一层级存储控制器的电接口的主机接口120和收到的数据字节进行编码，且对从非易失性存储器读取的数据字节进行解码和错误校正。命令定序器126产生待传输到非易失性存储器裸片104的命令序列，如编程和擦除命令序奇偶校验可用作用于将数据写入到存储器装置104中的额外层级的完整性保护。在某些情[0024]图2B是更详细地示出非易失性存储器裸片104的组件的框图。非易失性存储器裸数据的非易失性存储器单元。非易失性存储器单元可以是任何合适的非易失性存储器单7[0025]再次返回到图2A，闪存控制层132(其将在本文中称为闪存转译层(FTL)或更一般说，可以是固件中的算法的FTL负责存储器内部管理，且将来自主机的写入转译成存储器[0026]FTL可包含逻辑到物理地址(L2P)映射(有时在本文中称为表或数据结构)和所分复FTL的数据结构)和耗损均衡(以使得存储块上的耗损较平稳以防止某些块过量耗损，这中的每一个存储于存储器控制器中的随机存取存储器(RAM)中，然后进行用于将电荷注入元中的所有数据位的副本并处理数据的错误校正码(ECC)位。在可以无错误地从存储器阵列读取在模糊编程步骤中编程的数据或此数据可以在存储器裸片内可靠地解码以支持后面的精细编程步骤的情况下，模糊数据不需要在精细步骤之前临时存储在存储器控制器模糊数据需要临时存储在存储器控制器内的写入缓冲器中以便在精细阶段期间重新使用。实现模糊-精细编程所需的存储器写入缓冲器的大小随着存储器平面和串的数目的增加而8[0031]然而，因为QLC模糊-精细编程需要极大的写入缓冲器，所以可以考虑MLC精细编程。因为MLC精细编程依赖于执行MLC页的IDL读取的能力，所以它需要的写入缓冲器小得BER意味着需要更多的ECC冗余来实现相同的可靠性(因为ECC需要应对最差页)。这继而降一二进制序列来对数据进行编码。通过使用在MLC状态之间至少提供三状态间隙的唯一3-衡状态编码需要调整验证电平，以便以一种将针对所有逻辑页引发相等BER的方式非均匀9[0040]图6是示出使用具有XOR(L,M)的常规3-4-4-4状态编码(它不为IDL读取提供容限)段期间出于IDL读取将XOR(L,M)存储在控制器写入缓冲器中并将此XOR页传送到NAND来支限制性实例，呈NAND配置的闪存存储器装置(NAND存储器)通常含有串联连接的存储器元[0044]位于衬底内和/或衬底上方的半导体存储器元件可以二维或三维形式配置，如二主表面延伸的平面中(例如在x-z方向平面中)。衬底可以是上方或其中形成有存储器元件[0046]存储器元件可以如多个行和/或列等有序阵列的形式布置在单个存储器装置层级列可以二维配置(例如在x-z平面中)来布置，从而产生具有在多个竖直堆叠的存储器平面储器阵列。含有单个存储器层级中的存储器元件，而其它串含有横跨多个存储器层级的存储器元件。三维存储器阵列还可以NOR配置和以ReRA维存储器阵列的相邻存储器装置层级的层可被共享，或在存储器装置层级之间具有介入单独的芯片上且接着封装在一起以形成堆叠[0052]通常需要相关联电路来操作存储器元件并与存储器元件通信。作为非限制性实储器读写操作的控制器可位于单独的控制器芯片上和/或位于与存储器元件相同的衬底盖如本文中所描述且如所属领域的技术人员所理解的在本发明的精神和范围内的所有相关存储器结构。