2026年昌硕线上测试题及答案

2026年昌硕线上测试题及答案

一、单项选择题，(总共10题，每题2分)。1.在半导体物理中，本征硅在300K下的载流子浓度最接近下列哪一数量级A.10¹⁰cm⁻³B.10¹³cm⁻³C.10¹⁶cm⁻³D.10¹⁹cm⁻³2.当MOSFET进入饱和区后，其漏极电流对漏源电压的依赖关系表现为A.线性增大B.指数增大C.基本平坦D.急剧下降3.在CMOS反相器直流特性曲线中，噪声容限高低的决定因素主要是A.阈值电压匹配B.载流子迁移率比C.电源电压D.衬底掺杂4.下列哪一项不是造成DRAM单元电荷泄漏的直接机制A.pn结反向饱和电流B.亚阈值漏电流C.栅氧隧穿电流D.金属线欧姆损耗5.在14nmFinFET工艺中，用于抑制短沟道效应的关键几何参数是A.Fin高度B.Fin间距C.栅极长度D.源漏扩散深度6.对于铜互连，电迁移失效的中位寿命与电流密度的关系遵循A.线性反比B.平方反比C.指数反比D.倒数平方反比7.在版图设计中，若N阱与P衬底间距过小，最易触发的寄生效应是A.闩锁B.热载流子注入C.体效应D.沟道长度调制8.在数字标准单元库中，延迟表通常以哪两个变量为索引A.输入斜率与输出负载B.电源电压与温度C.阈值电压与沟道长度D.时钟频率与扇出9.下列哪条指令属于RISC-V的I-type格式A.addB.lwC.swD.beq10.在14nm工艺节点下，栅氧等效氧化层厚度(EOT)的典型值约为A.0.5nmB.1.2nmC.2.5nmD.5.0nm二、填空题，(总共10题，每题2分)。11.硅的间接带隙宽度为________eV。12.当MOS电容表面势达到________倍费米势时，表面开始强反型。13.在CMOS反相器中，若PMOS与NMOS的阈值电压绝对值相等，则开关阈值Vm≈________。14.对于n+扩散区，常用的欧姆接触金属硅化物为________。15.在DRAM刷新操作中，典型刷新周期为________ms量级。16.铜互连中掺________元素可有效提高电迁移寿命。17.FinFET的三栅结构显著抑制了________效应。18.在标准单元布局中，电源轨道通常采用________层金属以减小IR压降。19.RISC-V架构默认小端模式下，存储0x12345678到地址0x0，地址0x0的字节内容为________。20.采用双重图形化技术的主要目的是突破________nm的光刻极限。三、判断题，(总共10题，每题2分)。21.本征半导体的费米能级位于禁带中央。22.当MOSFET沟道长度缩短时，亚阈值摆幅S一定增大。23.在CMOS电路中，静态功耗主要由短路电流引起。24.FinFET的Fin宽度越窄，阈值电压越高。25.铜的电阻率随线宽减小而上升，表面散射是主因。26.闩锁效应一旦被触发，只能通过断电复位解除。27.低k介质的介电常数越低，其机械强度通常越高。28.RISC-V的压缩指令集RV32C所有指令长度均为16位。29.在14nm节点，STI浅槽隔离的深度比90nm节点更浅。30.电迁移失效中，电子windforce方向与电子流动方向相同。四、简答题，(总共4题，每题5分)。31.简述短沟道效应在bulkMOSFET中的三种主要表现及其物理根源。32.说明FinFET相比平面MOSFET在抑制亚阈值漏电流方面的几何优势。33.概述铜互连中电迁移失效的微观过程及常用的三种工艺级缓解措施。34.解释为何在低功耗设计中常采用多阈值电压(MTCMOS)技术，并给出其代价。五、讨论题，(总共4题，每题5分)。35.讨论栅极诱导漏极泄漏(GIDL)对先进节点SRAM静态功耗的影响，并提出两种电路级抑制方案。36.从器件-工艺-架构协同角度，分析3nm节点采用Nanosheet晶体管替代FinFET的动因与潜在风险。37.结合IR-Drop与电迁移约束，探讨高性能处理器中电源网格设计的折中策略，并给出量化评估思路。38.面对摩尔定律放缓，讨论Chiplet集成架构在延续性能提升方面的技术路径及其对EDA工具的新需求。答案与解析一、单项选择题1.B2.C3.A4.D5.A6.D7.A8.A9.B10.B二、填空题11.1.1212.213.VDD/214.NiSi15.6416.Sn17.DIBL(或短沟道)18.M2(或中间层)19.0x7820.80三、判断题21.T22.F23.F24.T25.T26.T27.F28.T29.F30.F四、简答题31.阈值电压降低：沟道电荷被源漏耗尽区共享；亚阈值摆幅退化：栅控减弱，表面势受漏端影响；漏致势垒降低(DIBL)：漏端电场穿透导致源端势垒下降。根源在于栅控电场与漏端电场的竞争长度尺度接近。32.Fin垂直放置形成三栅包围，栅极电场从三面控制沟道，有效栅极长度增大；Fin宽度极窄，沟道电势被栅极紧密束缚，漏端电场难以穿透，亚阈值漏电流显著下降。33.电子动量转移驱动铜原子沿电子流方向扩散，形成空洞与hillock；措施：加Sn合金化增大晶界扩散激活能；采用金属帽层抑制表面扩散；设计冗余通孔分散电流。34.高阈值器件关断漏电流低，用于休眠模块；低阈值器件速度快，用于关键路径；代价包括面积增加、版图复杂度上升、需电源门控与状态保持寄存器，带来时序收敛挑战。五、讨论题35.GIDL在栅漏交叠区产生隧穿电流，随电压指数上升，使SRAM待机电流翻倍。电路级：采用负偏置字线(NBL)降低交叠电场；提高存储节点初始电平至接近VDD，减小漏端压差；或引入高k金属栅降低隧穿几率。36.Nanosheet提供更高沟道宽度可调性、栅极全包围增强静电完整性，利于3nm以下维持低漏电；风险包括Nanosheet厚度均匀性控制、内spacer刻蚀损伤、寄生电容增加、热预算限制导致迁移率退化，需协同应变工程与低k侧墙。37.电源网格需同时满足IR-Drop<5%VDD与电迁移MTTF>10年。折中：加宽电源条带降低电阻但占用布线资源；采用高层厚金属降低电阻却抬升耦合电容；引入局部去耦电容抑制瞬态噪声却增加面积。量化：建立RLC网络，用随机电流波形跑SPICE，结合Black方程迭代线宽与通孔密度，得到Pareto前沿供架构师选择。3