fpga笔试题及答案

fpga笔试题及答案FPGA笔试题及答案一、选择题（30分）1.FPGA的基本结构主要由以下哪几部分组成？A.CLB、IOB、RAMB.ALU、寄存器、控制器C.CPU、内存、I/O接口D.加法器、乘法器、存储器答案：【A】解析：FPGA的基本结构主要包括可配置逻辑块(CLB)、输入输出块(IOB)和块RAM等。选项B描述的是CPU的基本组成，选项C描述的是计算机系统的基本组成，选项D描述的是数字电路的基本组成，而非FPGA的结构特点。FPGA通过CLB实现逻辑功能，通过IOB实现与外部电路的连接，通过RAM实现数据存储。2.以下哪种语言最适合用于描述FPGA的硬件行为？A.C语言B.PythonC.VHDLD.Java答案：【C】解析：VHDL(VHSICHardwareDescriptionLanguage)和Verilog是描述硬件行为的两种主要硬件描述语言(HDL)，特别适合用于FPGA设计。C语言、Python和Java是高级编程语言，主要用于软件编程，不适合直接描述硬件行为。VHDL具有严谨的语法结构和强大的描述能力，能够精确描述硬件电路的结构和行为。3.在FPGA设计中，以下哪种约束用于指定时序要求？A.位置约束B.时序约束C.物理约束D.环境约束答案：【B】解析：时序约束用于指定设计的时序要求，如建立时间、保持时间、时钟频率等，是FPGA设计中非常重要的约束类型。位置约束用于指定逻辑单元在芯片上的物理位置，物理约束用于定义芯片的物理特性，环境约束用于定义工作环境条件。时序约束是保证设计满足性能要求的关键。4.FPGA中的LUT指的是什么？A.Look-UpTableB.LogicUnitTestC.LinkUnitTransferD.LoadUnitTime答案：【A】解析：LUT是Look-UpTable(查找表)的缩写，是FPGA中实现组合逻辑的基本单元。通过预先生成真值表并存储在查找表中，可以实现任意组合逻辑功能。选项B、C、D都不是FPGA中的标准术语。LUT的大小决定了可以实现的逻辑复杂度，如4输入LUT可以实现任意4输入的组合逻辑。5.以下哪种FPGA编程技术是非易失性的？A.SRAMB.反熔丝C.DRAMD.Flash答案：【B】解析：反熔丝(anti-fuse)是一种非易失性编程技术，一旦编程就不能擦除，常用于一次性编程的FPGA。SRAM是易失性的，断电后信息会丢失；DRAM也是易失性的，需要定期刷新；Flash是非易失性的，但通常用于存储配置信息而非FPGA的主要编程技术。反熔丝技术具有可靠性高、抗辐射能力强等特点，适用于航天等特殊领域。6.在Verilog中，以下哪个关键字用于声明寄存器类型变量？A.wireB.regC.assignD.always答案：【B】解析：在Verilog中，reg关键字用于声明寄存器类型变量，可以在always块中被赋值。wire关键字用于声明连线类型变量，通常用于assign语句的左侧。assign语句用于组合逻辑赋值，always块用于描述时序逻辑或组合逻辑。reg类型变量可以在always块中被赋值，而wire类型变量通常通过assign语句或模块实例连接进行赋值。7.以下哪种FPGA架构最适合实现高吞吐量的数据处理？A.基于查找表的架构B.基于多路复用的架构C.基于处理器的架构D.基于ASIC的架构答案：【A】解析：基于查找表的FPGA架构最适合实现高吞吐量的数据处理，因为LUT可以高效实现组合逻辑，并且现代FPGA通常包含大量的并行处理单元。基于多路复用的架构灵活性较低，基于处理器的架构更适合控制密集型任务，基于ASIC的架构虽然性能高但缺乏灵活性。FPGA的并行处理能力使其特别适合数据流处理、信号处理等高吞吐量应用。8.在FPGA设计中，以下哪种技术可以减少布线资源的使用？A.流水线技术B.复用技术C.展平技术D.流水线与复用结合技术答案：【B】解析：复用技术通过时分复用或资源复用来减少所需硬件资源的数量，从而减少布线资源的使用。流水线技术可以提高系统吞吐量但可能增加资源使用，展平技术通常会增加资源使用。复用技术特别适用于那些在时间上不会同时使用的功能模块，通过共享资源来减少总面积和布线复杂度。9.FPGA设计流程中，综合(Synthesis)的主要作用是什么？A.将RTL代码转换为门级网表B.进行时序分析C.生成配置文件D.验证设计功能答案：【A】解析：综合是将RTL代码转换为门级网表的过程，是FPGA设计流程中的关键步骤。时序分析是在综合后进行的，用于验证设计是否满足时序要求。生成配置文件是布局布线后的步骤，验证设计功能通常通过仿真完成。综合过程会将行为级或RTL级的描述转换为由基本逻辑门组成的网表，为后续的布局布线做准备。10.以下哪种FPGA应用对时序要求最严格？A.数字信号处理B.图像处理C.高速通信D.控制逻辑答案：【C】解析：高速通信应用通常对时序要求最严格，因为需要处理高速数据流，满足严格的时序裕量要求。数字信号处理和图像处理虽然计算密集，但通常有一定的灵活性；控制逻辑通常对时序要求相对宽松。高速通信系统如PCIe、以太网等需要精确的时钟同步和严格的时序控制以确保数据正确传输。11.在VHDL中，以下哪个关键字用于声明实体(Entity)？A.architectureB.entityC.processD.component答案：【B】解析：在VHDL中，entity关键字用于声明实体，定义设计的接口信号。architecture关键字用于声明结构体，描述实体的内部实现。process关键字用于描述进程，实现顺序逻辑。component关键字用于声明组件，用于层次化设计。实体是VHDL设计的基本单元，定义了与外部环境的接口。12.FPGA中的BRAM指的是什么？A.BlockRandomAccessMemoryB.BasicRegisterAccessMemoryC.BlockRegisterAccessMemoryD.BasicRandomAccessMemory答案：【A】解析：BRAM是BlockRandomAccessMemory(块随机存取存储器)的缩写，是FPGA中专门提供的大容量存储资源。BRAM通常比分布式RAM(DRAM)容量大、速度快，适合实现FIFO、缓存等需要大容量存储的应用。BRAM的容量和数量因FPGA型号而异，通常从几KB到几MB不等，是FPGA设计中重要的存储资源。13.以下哪种技术可以提高FPGA设计的时钟频率？A.增加逻辑深度B.流水线技术C.增加关键路径延时D.减少资源利用率答案：【B】解析：流水线技术可以将长路径分割为多个短路径，减少每个时钟周期内需要完成的逻辑量，从而提高时钟频率。增加逻辑深度会增加关键路径延时，降低时钟频率；增加关键路径延时同样会降低时钟频率；减少资源利用率通常不会直接影响时钟频率。流水线技术是提高系统性能的常用方法，特别适用于那些计算密集型的应用。14.在FPGA设计中，以下哪种方法可以降低功耗？A.提高时钟频率B.增加翻转率C.时钟门控D.使用更多资源答案：【C】解析：时钟门控是一种有效的低功耗技术，通过在不需要时关闭时钟信号来减少动态功耗。提高时钟频率会增加功耗；增加翻转率会增加开关活动，从而增加功耗；使用更多资源通常会增加静态功耗和动态功耗。时钟门控特别适用于那些在大多数时间内处于非活动状态的功能模块，可以显著降低系统功耗。15.以下哪种FPGA编程技术支持多次擦写？A.SRAMB.反熔丝C.EPROMD.Flash答案：【A】解析：SRAM技术支持多次擦写，虽然断电后信息会丢失，但每次上电时可以从外部加载配置信息。反熔丝是一次性编程技术，不能擦写；EPROM和Flash虽然支持多次擦写，但通常用于存储配置信息而非FPGA的主要编程技术。基于SRAM的FPGA是目前应用最广泛的类型，支持多次编程，适合开发和调试阶段。二、填空题（20分）16.FPGA的全称是______，中文翻译为______。答案：【现场可编程门阵列，Field-ProgrammableGateArray】解析：FPGA是Field-ProgrammableGateArray的缩写，中文翻译为现场可编程门阵列。它是一种半定制集成电路，具有可编程性，允许用户根据需要配置其功能。FPGA与CPLD(复杂可编程逻辑器件)是两种主要的可编程逻辑器件，FPGA通常具有更高的逻辑密度和更灵活的架构。17.在Verilog中，用于描述组合逻辑的关键字是______，用于描述时序逻辑的关键字是______。答案：【assign，always】解析：在Verilog中，assign关键字用于描述组合逻辑，将右侧表达式的值赋给左侧的wire变量。always关键字用于描述时序逻辑或组合逻辑，通常包含敏感列表和顺序语句块。assign语句是并发执行的，而always块内的语句是顺序执行的。正确理解这两个关键字的使用场景是Verilog编程的基础。18.FPGA设计中，用于定义芯片上物理位置约束的文件通常是______格式。答案：【UCF或XDC】解析：FPGA设计中，位置约束通常使用UCF(UnifiedConstraintFile)格式(主要针对Xilinx器件)或XDC(XilinxDesignConstraints)格式(较新的约束格式)。这些约束文件用于指定逻辑单元在芯片上的物理位置、时序要求等。约束文件是FPGA设计流程中的重要组成部分，直接影响布局布线的结果和最终的性能。19.FPGA中的CLB指的是______，是FPGA实现逻辑功能的基本单元。答案：【可配置逻辑块】解析：CLB是ConfigurableLogicBlock(可配置逻辑块)的缩写，是FPGA中实现逻辑功能的基本单元。一个CLB通常包含多个LUT(查找表)、触发器和相关的多路选择器，可以通过配置实现各种逻辑功能。CLB的数量和结构决定了FPGA的逻辑容量和性能。理解CLB的内部结构对于优化FPGA设计至关重要。20.在VHDL中，描述实体内部实现的关键字是______，它定义了实体的______。答案：【architecture，行为或结构】解析：在VHDL中，architecture关键字用于描述实体(Entity)的内部实现，可以定义实体的行为或结构。一个实体可以有多个architecture，每个architecture描述不同的实现方式。architecture是VHDL设计中的核心概念，它定义了如何实现实体的功能，可以使用结构化描述、行为描述或混合描述方式。21.FPGA设计流程中，将RTL代码转换为门级网表的过程称为______，而将门级网表映射到FPGA物理资源的过程称为______。答案：【综合，实现】解析：FPGA设计流程中，综合(Synthesis)是将RTL代码转换为门级网表的过程，而实现(Implementation)是将门级网表映射到FPGA物理资源的过程，包括布局布线等步骤。综合通常由综合工具(如SynopsysDesignCompiler)完成，实现通常由FPGA厂商提供的工具(如XilinxVivado、IntelQuartus)完成。理解这两个过程的区别对于掌握FPGA设计流程非常重要。22.在FPGA中，用于实现同步电路的基本元件是______，它通常由______和______组成。答案：【触发器，锁存器，门电路】解析：触发器(Flip-Flop)是FPGA中实现同步电路的基本元件，通常由锁存器(Latch)和门电路(Gate)组成。触发器可以在时钟边沿捕获输入信号的状态，并在下一个时钟边沿之前保持该状态。常见的触发器类型包括D触发器、JK触发器、T触发器等。理解触发器的工作原理对于设计可靠的同步电路至关重要。23.FPGA设计中的关键路径是指______，优化关键路径的目的是______。答案：【延时最长的路径，提高系统时钟频率】解析：关键路径(CriticalPath)是指设计中延时最长的路径，它决定了系统可以运行的最高时钟频率。优化关键路径的目的是减少其延时，从而提高系统的时钟频率和性能。关键路径分析是时序分析的重要组成部分，通常通过时序报告工具进行识别。优化关键路径的方法包括流水线技术、逻辑重构、资源复用等。24.在FPGA中，用于实现高速数据传输的接口标准包括______、______和______等。答案：【PCIe，Ethernet，DDR】解析：在FPGA中，常用的实现高速数据传输的接口标准包括PCIe(PeripheralComponentInterconnectExpress)、Ethernet(以太网)和DDR(DoubleDataRate)存储器接口等。这些接口标准通常有严格的时序要求，需要精确的时钟同步和信号完整性保证。FPGA厂商通常会提供这些接口的IP核，简化设计过程。理解这些接口标准的特点和应用场景对于设计高性能FPGA系统非常重要。25.FPGA中的IP核是指______，常用的IP核包括______、______和______等。答案：【知识产权核，处理器核，存储器控制器，接口控制器】解析：IP核(IntellectualPropertyCore)是指预先设计好的、可复用的功能模块，可以显著提高FPGA设计效率。常用的IP核包括处理器核(如MicroBlaze、NiosII)、存储器控制器(如DDR控制器)、接口控制器(如PCIe控制器、Ethernet控制器)等。IP核通常由FPGA厂商或第三方提供，经过充分验证，可以减少设计风险和开发时间。合理使用IP核是现代FPGA设计的重要方法。三、判断题（10分）26.FPGA和CPLD在架构上没有本质区别，只是规模不同。答案：【错误】解析：FPGA和CPLD在架构上有本质区别。FPGA通常基于查找表(LUT)架构，具有更高的逻辑密度和更灵活的结构；而CPLD通常基于乘积项(ProductTerm)架构，具有更快的速度和更简单的结构。此外，FPGA通常包含更丰富的资源，如BRAM、DSP等硬核模块，而CPLD资源相对简单。这些架构差异导致它们适用于不同的应用场景。27.在FPGA设计中，组合逻辑总是比时序逻辑消耗更多的资源。答案：【错误】解析：这个说法不准确。组合逻辑和时序逻辑的资源消耗取决于具体实现和设计复杂度。简单的组合逻辑可能只需要几个LUT，而复杂的时序逻辑可能需要大量的触发器和LUT。实际上，时序逻辑通常比组合逻辑消耗更多的资源，因为它不仅需要组合逻辑部分，还需要存储元件(如触发器)。资源消耗主要取决于逻辑的复杂度和实现方式。28.FPGA设计中的时序约束可以完全保证设计满足性能要求。答案：【错误】解析：时序约束是FPGA设计中的重要工具，但它不能完全保证设计满足性能要求。时序约束定义了设计需要满足的时序条件，如最大时钟频率、建立时间、保持时间等。然而，实际设计中可能存在未考虑的因素，如工艺偏差、温度变化、电压波动等，这些都可能影响实际时序性能。因此，即使在满足时序约束的情况下，仍然需要进行充分的时序分析和验证。29.在FPGA中，使用流水线技术总是可以提高系统性能。答案：【错误】解析：流水线技术并不总是能提高系统性能。虽然流水线技术通常可以提高吞吐量，但也可能增加延迟和资源消耗。在某些情况下，如数据依赖性强或控制逻辑复杂的场景，流水线可能不会带来性能提升，甚至可能降低性能。此外，流水线设计需要考虑流水线寄存器的开销以及流水线停顿等问题。因此，是否使用流水线技术需要根据具体应用场景进行权衡。30.FPGA设计中的面积和时序通常存在折中关系，优化面积可能会降低时序性能。答案：【正确】解析：FPGA设计中的面积和时序确实存在折中关系。面积优化通常通过资源共享、逻辑合并等方式实现，这可能会增加关键路径的延时，从而降低时序性能。相反，时序优化通常通过逻辑拆分、流水线技术等方式实现，这可能会增加资源消耗，从而增加面积。因此，在实际设计中，需要根据应用需求在面积和时序之间进行权衡。理解这种折中关系对于优化FPGA设计至关重要。四、简答题（20分）31.简述FPGA与ASIC的区别，并说明各自的优缺点。答案：【FPGA与ASIC的主要区别在于可编程性和制造成本。FPGA是现场可编程的，允许用户根据需要配置其功能，而ASIC是专用集成电路，功能在制造时确定，不可更改。FPGA的优点包括：可编程性高，适合快速原型开发和迭代设计；开发周期短，无需制造过程；前期投入成本低；可重复编程，适合多品种小批量生产。缺点包括：单位成本高；性能通常低于ASIC；功耗较高；密度较低。ASIC的优点包括：性能高；功耗低；单位成本低；密度高。缺点包括：开发周期长；前期投入成本高；不可更改；不适合快速原型开发和迭代设计。】解析：FPGA和ASIC是两种不同的集成电路实现方式，各有其特点和适用场景。FPGA的可编程性使其特别适合原型开发、小批量生产和需要频繁更新的应用，而ASIC的高性能和低成本使其适合大批量生产的应用。理解两者的区别对于选择合适的实现方式至关重要。在实际应用中，可以根据产品需求、成本预算、开发周期等因素综合考虑选择FPGA还是ASIC。此外，近年来还出现了结构化ASIC等混合方案，试图结合两者的优点。32.解释FPGA设计中的"建立时间"和"保持时间"的概念，以及违反这些时序要求的后果。答案：【建立时间(SetupTime)是指数据信号在时钟边沿到来之前必须保持稳定的最小时间，确保数据能够被正确采样。保持时间(HoldTime)是指数据信号在时钟边沿到来之后必须保持稳定的最小时间，确保数据不会被错误采样。违反建立时间会导致数据在时钟边沿到来时还未稳定，造成数据采样错误，表现为功能错误。违反保持时间会导致数据在时钟边沿之后发生变化，同样造成数据采样错误，通常表现为亚稳态(Metastability)问题，可能导致系统不可预测的行为。这两种时序违规都会导致电路功能错误，严重时甚至可能损坏系统。】解析：建立时间和保持时间是同步电路设计中两个关键的时序参数，它们共同确保数据在时钟边沿被正确采样。建立时间关注的是时钟边沿前的数据稳定性，而保持时间关注的是时钟边沿后的数据稳定性。违反这两个参数中的任何一个都会导致数据采样错误，但表现方式和解决方法可能不同。建立时间违规通常通过提高时钟频率或减少路径延时来解决，而保持时间违规通常通过增加路径延时或调整时钟相位来解决。理解这两个概念及其违规后果对于设计可靠的同步电路至关重要。33.简述FPGA设计中的"阻塞赋值"和"非阻塞赋值"的区别，以及它们的使用场景。答案：【在Verilog中，阻塞赋值使用"="操作符，立即执行赋值操作；非阻塞赋值使用"<="操作符，在当前仿真时间步结束时执行赋值操作。阻塞赋值按顺序执行，右侧表达式的值立即赋给左侧变量，影响后续语句的计算。非阻塞赋值并行执行，右侧表达式的值在当前仿真时间步结束时赋给左侧变量，不影响后续语句的计算。阻塞赋值通常用于组合逻辑描述，如assign语句和always块内的组合逻辑分支；非阻塞赋值通常用于时序逻辑描述，如always块内的时序逻辑分支。正确使用这两种赋值方式是避免仿真和综合结果不一致的关键。】解析：阻塞赋值和非阻塞赋值是Verilog中两种不同的赋值方式，它们在执行语义和使用场景上有显著区别。阻塞赋值类似于软件编程中的赋值操作，立即执行并影响后续语句；而非阻塞赋值则类似于硬件中的并行赋值，在当前仿真时间步结束时才执行。理解这两种赋值方式的区别对于编写正确的硬件描述至关重要。在组合逻辑中使用阻塞赋值可以确保逻辑的正确性，而在时序逻辑中使用非阻塞赋值可以避免仿真和综合结果不一致的问题。混淆这两种赋值方式是Verilog初学者常见的错误之一，会导致严重的功能问题。34.解释FPGA中的"布局布线"过程，以及它对设计性能的影响。答案：【布局布线是FPGA设计实现过程中的关键步骤，包括布局(Placement)和布线(Routing)两个阶段。布局是将综合后的逻辑单元分配到FPGA芯片的物理资源上，如CLB、BRAM、DSP等。布线是在布局的基础上，连接各个逻辑单元，形成完整的电路。布局布线对设计性能有重大影响：合理的布局可以减少关键路径的延时；高效的布线可以降低信号串扰和功耗；良好的布局布线可以提高设计的工作频率。反之，不合理的布局布线可能导致时序违规、信号完整性问题和功耗增加。因此，优化布局布线是提高FPGA设计性能的重要手段。】解析：布局布线是将设计从逻辑描述转换为物理实现的过程，直接影响设计的最终性能。布局决定了逻辑单元在芯片上的位置，而布线决定了这些单元之间的连接方式。由于FPGA资源的物理特性和连接限制，布局布线的结果会显著影响信号的传播延时、功耗和信号完整性。现代FPGA工具提供了自动布局布线功能，但也允许设计师通过约束和手动干预来优化结果。理解布局布线的基本原理和影响因素对于优化FPGA设计至关重要，特别是在高性能和低功耗应用中。此外，布局布线的结果还可能受到工艺变化、温度和电压等因素的影响，需要进行充分的时序分析和验证。五、计算题（10分）35.某FPGA设计包含100个4输入LUT和50个触发器，若每个4输入LUT需要1个CLB，每个触发器需要0.5个CLB，且每个CLB包含4个LUT和8个触发器资源。请计算：(1)设计中实际使用的CLB数量(2)设计中剩余的LUT和触发器资源数量(3)如果该FPGA芯片总共包含10000个CLB，资源利用率是多少？答案：【(1)设计中实际使用的CLB数量=max(100/4,50/8)=max(25,6.25)=25个(2)设计中剩余的LUT资源=254-100=0个设计中剩余的触发器资源=258-50=150个(3)资源利用率=25/10000=0.25%】解析：计算FPGA设计资源使用时，需要考虑CLB中资源的整体使用情况，不能简单相加。每个CLB包含4个LUT和8个触发器，因此需要的CLB数量由LUT和触发器需求中较大的决定。本题中，LUT需求决定CLB数量为25个。使用25个CLB后，LUT资源完全用完，触发器资源剩余150个。资源利用率是实际使用的CLB数量与总CLB数量的比值，本题为0.25%。这种计算方式反映了FPGA资源使用的实际情况，即资源必须以CLB为单位整体使用，不能拆分。36.某FPGA设计的工作频率为100MHz，时钟周期为10ns。设计中有一条关键路径，包含5个逻辑单元，每个逻辑单元的平均延时为1.2ns，时钟到输出的延时为2ns，建立时间为0.1ns。请计算：(1)关键路径的总延时(2)时序裕量(Slack)(3)为了提高工作频率到150MHz，需要对关键路径进行哪些优化？答案：【(1)关键路径的总延时=51.2ns+2ns+0.1ns=6.2ns+2ns+0.1ns=8.3ns(2)时序裕量(Slack)=时钟周期-关键路径总延时=10ns-8.3ns=1.7ns(3)为了将工作频率提高到150MHz(周期6.67ns)，需要将关键路径延时从8.3ns减少到6.67ns以内。可以采取的优化措施包括：-使用流水线技术将长路径分割为多个短路径-优化逻辑单元，减少每个单元的延时-使用更快的逻辑实现方式-重新设计算法，减少关键路径上的逻辑深度】解析：关键路径延时计算需要考虑所有相关延时，包括逻辑单元延时、时钟到输出延时和建立时间。时序裕量是时钟周期与关键路径延时的差值，表示系统可以容忍的额外延时。为了提高工作频率，需要减少关键路径延时或增加时钟周期。流水线技术是优化关键路径的有效方法，通过在关键路径上插入寄存器，将长路径分割为多个短路径，从而提高系统吞吐量。理解这些概念对于优化FPGA设计性能至关重要。六、材料综合题（10分）37.阅读以下FPGA设计材料，回答问题：某FPGA设计团队正在开发一个高速图像处理系统，该系统需要处理1920×1080分辨率的视频流，帧率为60Hz，每个像素24位。系统采用XilinxKintex-7FPGA，包含以下资源：200个DSP48、360个BRAM(36Kbeach)、80000个LUT和120000个触发器。团队设计了以下模块：1.输入接口模块：接收来自摄像头的视频数据，使用DDR3接口存储。2.预处理模块：对图像进行降噪和色彩空间转换，使用20个DSP48和1000个LUT。3.核心处理模块：进行边缘检测和特征提取，使用50个DSP48和5000个LUT。4.输出接口模块：将处理后的图像输出到显示器，使用15个DSP48和800个LUT。每个模块都需要10个BRAM用于数据缓冲，并使用触发器存储状态信息，平均每个模块需要1000个触发器。问题：(1)计算系统需要的数据带宽(Mbps)，并分析输入接口模块能否满足需求。(2)计算各模块的资源使用情况，并分析系统资源是否足够。(3)如果资源不足，提出至少两种优化方案。(4)分析该系统可能面临的时序挑战，并提出解决方案。答案：【(1)系统数据带宽计算：分辨率：1920×1080=2,073,600像素帧率：60Hz每像素位数：24位数据带宽=2,073,600×60×24=2,985,984,000bps≈2986Mbps≈2.99GbpsDDR3接口带宽分析：假设使用DDR3-1600SDRAM，数据位宽为32位，理论带宽为1600×32=51,200Mbps=51.2Gbps考虑到实际效率约为70%，实际带宽约为35.84Gbps远大于系统所需带宽，因此输入接口模块能够满足需求。(2)各模块资源使用情况：-输入接口模块：DSP48:20,LUT:1000,BRAM:10,触发器:1000-预处理模块：DSP48:2