CN114450785B 一种多芯片堆叠封装及制作方法 （华为技术有限公司）

2022.04.01PCT/CN2019/1197992019.11.20WO2021/097730ZH2021.05.27包括：沿第一方向堆叠设置的第一芯片(101)和芯片(102)内沿所述第一方向开设有第二导电通孔(32)；设置于所述第一芯片(101)和所述第二芯片(102)之间的第一再布线层(21)，且所述第一再布线层(21)的两侧分别与所述第一芯片其中所述第一导电通孔(31)和所述第二导电通一导电通孔(31)和所述第二导电通孔(32)错开2沿第一方向堆叠设置的第一芯片和第二芯片，所述第一芯片设置于所述第一芯片和所述第二芯片之间的第一再布线层，且所述第一5.根据权利要求1或2所述的多芯片堆叠封述第一再布线层第二部分通过所述第一键合部和所述第二键7.根据权利要求1或2所述的多芯片堆叠封装，所述第二芯片的有源层通过所述第一再布线在第一芯片上沿第一方向开设第一导电通孔，并在所述第一芯在第二芯片上沿所述第一方向开设第二导电通孔，并在所述第一再布线层第二部分，且使所述第二导电通孔与所述第一再布线层第二部分连接导通；3将所述第一再布线层第一部分和所述第一再布线层第二部分固所述第一芯片内设有多个第一导电通孔，所述多个第一导电通孔在所述第二芯片远离所述第一芯片的一侧表面制备第二再在第三芯片上沿所述第一方向开设第三导电通孔，并在所述将所述第一再布线层第一部分和所述第一再布线层第二部分固将所述第一键合部和所述第二键合部键合，以使所述第一将所述第一芯片的无源层与所述第二芯片的有在所述第一芯片的远离所述第一再布线层第一部456采用混合键合的方式将多个芯片连接的话，由于其相邻的芯片的硅通孔内金属的蠕变作[0020]在第一方面的第七种可实现的方式中，键合部沿第一方向的厚度为2微米。一般堆叠封装中，多个芯片的堆叠可以是F2B(FacetoBack，面对背键合)也可以是F2F(Face7[0052]图4为申请实施例提供的多芯片堆叠封装的导电通孔错开设置的与第一方向垂直8[0053]图5为申请实施例提供的多芯片堆叠封装的制作方法的第一种实施例的流程之[0054]图6为申请实施例提供的多芯片堆叠封装的制作方法的第一种实施例的流程之[0055]图7为申请实施例提供的多芯片堆叠封装的制作方法的第一种实施例的流程之[0056]图8为申请实施例提供的多芯片堆叠封装的制作方法的第一种实施例的流程之[0057]图9为申请实施例提供的多芯片堆叠封装的制作方法的第一种实施例的流程之[0058]图10为申请实施例提供的多芯片堆叠封装的制作方法的第二种实施例的流程之[0059]图11为申请实施例提供的多芯片堆叠封装的制作方法的第二种实施例的流程之[0060]图12为申请实施例提供的多芯片堆叠封装的制作方法的第二种实施例的流程之[0061]图13为申请实施例提供的多芯片堆叠封装的制作方法的第二种实施例的流程之[0062]图14为申请实施例提供的多芯片堆叠封装的制作方法的第三种实施例的流程之[0063]图15为申请实施例提供的多芯片堆叠封装的制作方法的第三种实施例的流程之[0064]图16为申请实施例提供的多芯片堆叠封装的制作方法的第三种实施例的流程之[0065]图17为申请实施例提供的多芯片堆叠封装的制作方法的第三种实施例的流程之[0066]图18为申请实施例提供的多芯片堆叠封装的制作方法的第三种实施例的流程之[0067]图19为申请实施例提供的多芯片堆叠封装的制作方法的第三种实施例的流程之[0068]图20为申请实施例提供的多芯片堆叠封装的制作方法的第三种实施例的流程之9布线层013可以将芯片01的布线走线重新布局，方便在再布线层013上制备其他需要的结利用溶剂从键合的载片和晶圆的边缘溶解键合时的键合胶，第二种就是采用热力剪切分[0076]沿第一方向堆叠设置的第一芯片101和第二芯片102，其中第一芯片101内沿第一和第二芯片102的连接为例，第一芯片101和第二芯片102沿第一方向堆叠设置，第一芯片101和第二芯片102通过第一再布线层21连接固定，以将第一芯片101和第二芯片102堆叠；设置在第一芯片101上的第一导电通孔31和设置在第二芯片102上的第二导电通孔32通过沿第一方向依次堆叠设置，第三芯片103内沿第一方向开设有第三导电通孔33，第二芯片102和第三芯片103之间设有第二再布线层22，且第二再布线层22的两侧分别与第二芯片将相邻的两个芯片1的导电通孔3都画出来了(在实物的截面只能看到其中一个芯片1的导邻的两个芯片1的导电通孔3错开，就可以保证受应力集中影响不好产生层间破裂的问题。[0087]再布线层2为软质材料制成。软质材料制成的再布线层2可以吸收多芯片1堆叠结第二部分212通过第一键合部41和第二果采用混合键合的方式将多个芯片连接的话由于其相邻的芯片1的导电通孔3内金属的蠕11与第二芯片102的有源层12通过第一再布线层2[0100]本申请实施例提供的多芯片堆叠封装的制作方法，由于第一芯片101和第二芯片[0102]在第二芯片102远离第一芯片101的一侧表面制备第二再布线层第一部分221，且使第二导电通孔32与第二再布线层第一部分第二芯片102和第三芯片103堆叠之后[0110]将第一键合部41和第二键合部42键合，以使第一再布线层第一部分211和第一再连接导通的步骤中也可以包括，分别在将第二再布线层第一部分221和第二再布线层第二[0120]在第一芯片101的远离第一再布线层第一部分211的一侧表面制备第三再布线层通过夹取和固定晶圆载体层6就可以顺利对芯片1进行生产和具体结构的制备(例如制备再构的制作，该载片可以称之为晶圆载体层6，晶圆载体层6可以通过硅熔键合(Fusion括至少一个位于中间层的芯片1和两个位于边缘层的芯片1，每个芯片1包括固定在一起的[0127]在第一个位于边缘层的芯片1上开设导电通孔3，将第一个位于边缘层的芯片1的无源层11与位于中间层的芯片1的有源层1[0128]在位于中间层的芯片1的无源层11上开设导电通孔3，将位于中间层的芯片1的无[0132]如图6所示，从第一芯片101的无源层11的外侧开设第一导电通孔3，在第一芯片101的无源层11的外侧制备第一再布线层第一部分211，并在第一再布线层第一部分211内[0134]如图7和图8所示，将第一芯片101的无源层11的外侧的第一键合部41与第二芯片[0141]在位于中间层的芯片1的上开设导电通孔3，并在位于中间层的芯片1的有源层12[0142]将第一个位于边缘层的芯片1的有源层12和位于中间层的芯片1的无源层11键合[0144]在第二个位于边缘层的芯片1上开设导电通孔3，并在第二个位于边缘层的芯片1[0145]将位于中间层的芯片1的有源层12和第二个位于边缘层的芯片1的无源层11键合[0146]将第二个位于边缘层的芯片1的有源层11外侧的晶圆载体层6解键合，并制备焊[0148]如图10所示，在第一芯片101的有源层12的外侧制备第一再[0149]如图11所示，从第二芯片102的有源层12开设第二导电通孔32，且不穿透无源层临时键合晶圆载体层6；此处第二再布线层22临时键合晶圆载体层6，可采用硅熔键合[0150]接着，对第二芯片102的无源层11外侧进行处理，使第二芯片102的导电通孔3露[0151]然后，如图12所示，在第二芯片102的无源层11外侧制备第一再布线层第二部分[0152]将第一芯片101的有源层12的外侧的第一键合部41和第二芯片102无源层11的外[0154]与第一芯片101和第二芯片102的键合过程相似的，依次将第二芯片102和第三芯[0169]从第一芯片101的无源层11一侧开设第一导电通孔31，并制备第一再布线层第一且在第四芯片104的无源层11一侧键合第三晶圆[0175]如图19所示，将第四芯片104的无源层11一侧的键合部4与第五芯片105的有源层[0176]最后，将第一芯片101的有源层12一侧的第一晶圆载体层61解键合；在第一芯片侧的键合部4与第五芯片105的有源层12一侧的键合部4键在第一芯片101的有源层12一侧的再布线层