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一种可优化终端电场的屏蔽栅沟槽MOSFET本发明公开了一种可优化终端电场的屏蔽少五条靠近所述有源区沟槽的终端区沟槽为隔环；所述隔离环内沉积的低掺杂多晶硅层并浮不会增加工艺的难度，减少了掩膜版的生产成2步骤五：通过多晶硅淀积工艺进行第一次高掺杂源极多晶硅淀步骤七：通过多晶硅淀积工艺进行第二次低掺杂多晶2.一种如权利要求1所述制造方法制备得到的可优化终端电场的屏蔽栅沟槽MOSFET结包含低阻和高阻两层外延，高阻值外延放置在下层，结构行与外延类型相反的一定能量和剂量的注入形所述终端区沟槽之间的间距多数为不等排列。所述终端区沟槽的宽度等于或大于所述有源区沟槽3所述终端区沟槽不同宽度沟槽底部有不同大小的注45[0029]本发明能够在使用6层掩膜层数下，完成较优终端，低掺杂多晶硅可以有电场穿67[0068]采用本发明所述的功率MOSFET的沟槽终端结构及制造方法，本发明在最少光罩层数和不增加工艺难度的前提下，本发明在最少的光罩层数和不增加工艺难度的前提下，将终端的沟槽内填充物进行优化，如果沟槽刻蚀工艺能做到更大宽度形成更深深度为更155V~300V开发难度。并且使得155~300V均能够通用同一套掩膜版进行新的电阻、电压产89
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