CN114641762B 存储器、存储器的控制方法及存储器系统 （长江存储科技有限责任公司）

2022.03.22PCT/CN2022/0748002022.01.28WO2023/141992ZH2023.08.03本公开实施例提供一种存储器及其控制方述状态机的每个与所述多个存储面的至少一个且能够从所述存储器接口并行地接收对应各存每个能够各自独立地处理其接收的所述控制命2外围电路，其与所述存储阵列连接并被配置为能够控制所述多个存储面进行异步操所述状态机的每个与所述多个存储面的至少一个相对应地设置，所接口连接并且能够从所述存储器接口并行地接收对应各存储面的异步操作相关的控制命控制命令和进行所述参数配置所占用的时间段存其中，所述存储器接口将接收到的控制命令队列按照状态机的个数划分为多个队列；所述外围电路还包括：序列运算模块，与所述多个状态机连接并被配所述外围电路被配置为根据多个所述状态机的控制信息来控制所述多个存储面进行硬件运算模块，与所述序列运算模块连接并被配置为按照所述处理在结束基于一个所述控制命令对所述存储面的控制操作后，所述状态机还被配置为：在接收到对应的所述微处理单主处理器，与所述存储器接口以及所述多个微处理单元连接38.一种存储器的控制方法，所述方法由存储器所述存储器中的所述至少一个状态机并行地接收针对所述存储器中各存储面的异步所述状态机的各自独立地处理接收的所述控制命令，获得相应存储面述控制命令和进行所述参数配置所占用的时间段存在至所述外围电路基于所述状态机获得的所述控制信息，控制所述多个存储所述外围电路中的序列运算模块接收所述多个状态机基于所述控制命令发送的处理所述外围电路中的硬件运算模块根据所述状态机提供的所述控制信息所述外围电路中的多个微处理单元根据所述控制参数控制对应的所述存储面进行异在所述微处理单元结束基于一个所述控制信息对所述存储所述状态机在接收到对应的所述微处理单元发送的所述状态信息后，所述外围电路中的主处理器接收所述多个微处理单元发送的状态信息控制器，与所述存储器连接；所述控制器被配置为将控制命令通45及储器接口连接并且能够从所述存储器接口并行地接收对应各存储面的异步操作相关的控6[0025]所述状态机还配置为：在接收到对应的所述微处理单元[0034]所述存储器中的至少一个状态机并行地接收针对所述存储器中各存储面的异步[0035]所述状态机的各自独立地处理接收的所述控制命令，获得相应存储面的控制信7态机处理所述控制命令和进行所述参数配置所占用的时间段存在至[0045]所述外围电路中的序列运算模块接收所述多个状态机基于所述控制命令发送的[0050]所述外围电路中的多个微处理单元根据所述控制参数控制对应的所述存储面进8[0071]图1D和图1E为本公开实施例提供的一种包括存储单元阵列和外围电路的存储器[0072]图1F为本公开实施例提供的一种存储器的外围电路中控制逻辑单元的结构示意[0074]图2B为本公开一实施例提供的一种存储器中存储器接口与状态机的进行队列分[0086]图14为本公开一实施例提供的一种存储器的控制方法中控制命令队列的路级处[0088]图16为本公开一实施例提供的一种存储器的控制方法中多个状态机与序列运算9电子设备；主机20可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统34可以包括但不限于NAND闪存(NANDFlashMemory)、垂直NAND闪存(VerticalNAND存储器(MagnetoresistiveRandomAccessMemory，MRAM)、相变随机存储器(PhaseChangeRandomAccessMemory，PCRAM)、阻变随机存储器(ResistiveRandomAccess被配置为管理关于存储在或要存储在存储器中的数据的各种功能，包括但不限于坏块管每个存储单元是能够在多于四个的存储器状态中存储多于单个位的数据的多层存储单元Line，WL)、源极(SourceLine)、源极选择栅(SourceSelectGate，SSG)和漏极选择栅电流信号施加到每个目标存储单元以及从每个目标存储单元感测电压信号和/或电流信号来促进存储单元阵列的操作。此外。外围电路120还可以包括使用金属-氧化物-半导体其可以包括通用微处理单元81(MPMCU)、硬件处理模块82以及多个核心微处理单元83[0103]外围电路120，其与所述存储阵列110连接并被配置为能够控制所述多个存储面多个状态机121与存储器接口I/F连接并且能够从所述存储器接口I/F并行地接收对应各存122与存储器100中的各存储面111连接，用于基于状态机处理后的控制命令控制各存储面或全部。示例性地，外围电路120可以至少包括上述图1E中外围电路70中的控制逻辑单元外部连接的主机(如图1A所示的主机20)提供的控制命令传递至各状态机121进行处理，该存储器接口I/F可以为上述图1E或1F中的接口77的一部分或全部，也可以为不同于上述接[0110]其他逻辑电路122可以通过相应的接口与每个存储面111连接，对存储面111中的[0112]因此，本公开实施例采用与存储面111对应的多个状态机121进行控制命令的处制命令传递至存储器34(即上述实施例中图2A所示的存储器100)，并通过上述实施例中所逻辑电路122提供相应的信号实现对存储面111的[0115]由于上述多个状态机121是分别独立设置的硬件结构，因此对控制命令可以进行机121可以并行处理，并传递至其他逻辑电路122。然后再由其他逻辑电路122依次进行控制。这样做的目的在于将原有的控制命令队列通过多个状态机121划分为多个小的队列并连接端可以分别将不同的控制命令传送至其所连接[0117]图2B示出了存储器接口I/F将命令队列分离并与状态机之间进行传输的原理。具机121在进行解析控制命令以及进行参数配置的时间可以相互重叠，也就是不同的状态机[0126]这样，不同存储面111之间开始执行操作的时间差可以被减少，进而减少存储器[0128]序列运算模块131，与所述多个状态机121连接并被配置为根据所述多个状态机息执行相应的控制命令，这样可以便于外围电路120中控制资源的合理利用，减少资源冲[0140]与各存储面111分别对应的多个微处理单元133，与所述硬件运算模块132连接并[0143]硬件运算模块132将控制参数传递至对应的微处理单元133，然后由微处理单元[0148]在结束基于一个所述控制命令对所述存储面111的控制操作后，向对应的所述状[0150]此外，各个微处理单元133与状态机121之间的通信连接还可以用于微处理单元主处理器134实现一些功能，或者在需要对各控制命令进行串行处理时也可以使用主处理[0156]在本公开实施例中，各微处理单元133可以将各自的状态信息发送至主处理器处理单元133提供的状态信息生成的用于指示存储器状态为空[0170]多个状态机完成控制命令的解析后可以分别将解析后得到的控制信息传递至外态机处理所述控制命令和进行所述参数配置所占用的时间段存在至[0181]所述外围电路中的序列运算模块接收所述多个状态机基于所述控制命令发送的件运算模块则用于根据具体的控制命令计算所需的电压、电流以及相应的时等控制参数。[0188]所述外围电路中的多个微处理单元根据所述控制参数控制对应的所述存储面进[0189]硬件运算模块可以将控制参数提供给微处理单元。微处理步模块206(sync)连接。此外，硬件处理模块202以及通用控制器201还可以通过地址总线[0214]控制命令(cmd)通过存储器接口205进入后可以由同步模块206进行时钟同步并传用控制器201可以使能微处理单元203。然后微处理单元203则可以执行对各存储面的控制面的控制命令的队列深度。各控制命令(w0～w3)依次进入后需要相互分时串行处理，只有一个控制命令对应的微处理单元处于空闲状态，才能够进行操作。而对于忙碌状态的微处理单元，则需要使得对应的控制命令处于等待状态。每一队列按照优先级从高到低的顺序进行处理，轮到处理一个队列位置的控制命令时，可以通过与队列对应的微处理单元的状[0217]如图9所示，控制命令(w0～w3)进入后，分别对通用控制器4路控制命令(way0~6路AMPI读取操作可以通过不同的状态机(STM0～STM5)进行并行的解析处理，并通过控制对应的多个微处理单元(coremcu0～5)的某一个来产生对应相应存储面的电气设计规则[0221]如图12所示为各状态机的处理时序以及对应的微处理单元的状态时序(core_出用于表明所有微处理单元均完成操作的总状态信息，如图12中所示的all_core_done的资源计算的命令序列可以进行队列分离，并进入存储器接口的不同队列，例如，cmd_xx_存储器接口的多个队列分别与不同的状态机(如图13所示的stm0～5)连接，并按照队列顺态机使能(stm_en_pulse_grpX信号)后至状态机发送的ampi处理重置信号(ampi_rst_grpX信号)之前为状态机及控制器对控制命令进行运算处理的时段，其中各状态机之间的处理rbn_grpX则作为传送控制命令的触[0226]图16示出了多个状态机(STMs)与序列运算模块(calcseq)以及硬件运算模块(hw内向运算处理模块发送处理请求(stm_request[x])以及各状态机的处理请求类型(stm_队列(queue[1:0][5:0])的顺序进行运算确认接下来待处理的控制信息，如果确定处理当前的控制信息(seq_acknowledge[x]＝1)则将相关的控制信息传递至硬件运算模块(hw一个时钟周期(1clk)后再进行判断。硬件处理模块(hwcale)进行处理可能需要多个时钟路之间对控制命令的处理的时间差tAsync仅为整体读取设置所需的时长的一部分，因此，构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例