计算机专业基础综合(计算机组成原理)模拟试卷3(题后含答案及解析)

计算机专业基础综合(计算机组成原理)模拟试卷3(题后含答案及解析)一、单项选择题：第1~40小题，每小题2分，共80分。下列每题给出的四个选项中，只有一个选项最符合题目要求。1.下列关于冯·诺依曼计算机体系结构的描述中，错误的是（）。A.指令和数据同等对待，均以二进制形式存放在存储器中B.指令由操作码和地址码组成C.以运算器为中心，输入输出设备与存储器间的数据传送都经过运算器D.程序计数器（PC）用来存放当前正在执行指令的地址2.若某机器字长为8位，采用补码表示，则十进制数-35的补码表示为（）。A.10111011B.11011100C.11011101D.101110103.在IEEE754单精度浮点数标准中，一个浮点数由符号位S（1位）、阶码E（8位）、尾数M（23位）组成。若阶码采用移码表示，偏置值为127，则规格化浮点数所能表示的绝对值最小的负数是（）。A.−B.−C.−D.−4.假定主存地址空间大小为256MB，按字节编址。Cache共有8行，采用直接映射方式，主存块大小为64B。若主存地址为0x1A3F4C的单元被映射到Cache中，则其对应的Cache行号是（）。A.2B.3C.4D.55.某计算机主存按字节编址，地址空间为B。若主存采用512K×A.512片B.1024片C.2048片D.8192片6.在指令系统中，采用变址寻址的主要目的是（）。A.扩大寻址空间范围B.实现程序浮动C.处理数组等成组数据问题D.保存程序的返回地址7.某指令流水线包含取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）五个阶段。若EX阶段需要执行加法运算，而该指令的源操作数恰好是由前一条指令通过MEM阶段从内存中读取的数据。在不采用数据旁路技术的条件下，该流水线需要停顿的时钟周期数为（）。A.1个B.2个C.3个D.4个8.下列关于微程序控制器的描述中，正确的是（）。A.微程序控制器的执行速度通常比硬布线控制器快B.每一条机器指令对应一个微程序，而每一个微程序由若干条微指令组成C.微指令的格式分为水平型和垂直型，垂直型微指令并行操作能力强D.微程序控制器一旦设计完成，修改指令系统非常困难，因此适合复杂指令系统9.在总线仲裁方式中，下列关于独立请求方式的描述中，错误的是（）。A.响应时间快，优先级控制灵活B.需要的控制线数量多，总线控制逻辑复杂C.各主设备拥有独立的总线请求线和总线响应线D.优先级固定，无法通过软件动态调整10.某磁盘的转速为7200转/分钟，平均寻道时间为8ms，每个磁道有1000个扇区，每个扇区大小为512B。若要从该磁盘读取一个大小为1MB的连续数据块，且数据分布在一个磁道上，则平均读取时间约为（）。A.12.06msB.16.12msC.14.14msD.20.14ms11.在I/O设备与主机交换数据的过程中，能够使得CPU利用率最高的控制方式是（）。A.程序查询方式B.程序中断方式C.DMA方式D.通道方式12.下列关于多重中断系统的描述中，正确的是（）。A.在处理低优先级中断时，高优先级中断可以打断当前中断处理B.中断嵌套的层数只受堆栈大小的限制，与中断屏蔽寄存器无关C.开中断指令通常在中断服务程序的断点保护之后执行D.中断响应优先级和中断处理优先级在任何情况下都必须完全一致13.某计算机采用小端存储模式，有一个32位整数0x12345678存放在地址0x1000开始的连续四个字节中。若从中取出4个字节作为一个整体传送，则地址0x1002处存放的字节数据是（）。A.0x12B.0x34C.0x56D.0x7814.在Cache替换算法中，能够保证命中率最高，但实现复杂度极大的理论算法是（）。A.先进先出算法（FIFO）B.最近最少使用算法（LRU）C.最不经常使用算法（LFU）D.最佳替换算法（OPT）15.设有一个16KA.14根地址线，16根数据线B.16根地址线，14根数据线C.13根地址线，16根数据线D.14根地址线，14根数据线16.RISC（精简指令集计算机）相比CISC（复杂指令集计算机）的主要特点包括（）。A.指令长度不固定，指令格式多样B.访存指令种类繁多，支持多种寻址方式C.大量使用通用寄存器，采用流水线技术D.指令执行时间差异大，单条指令执行周期长17.在微指令格式设计中，水平型微指令与垂直型微指令相比，其主要优势在于（）。A.微指令字长短，节省控制存储器空间B.微指令编码简单，译码速度快C.并行操作能力强，微程序条数少D.易于掌握和编写，不易出错18.某同步总线的数据线宽度为32位，时钟频率为66MHz。若每个时钟周期可以传输一次数据，则该总线的最大数据传输率为（）。A.132MB/sB.264MB/sC.528MB/sD.66MB/s19.下列关于中断向量与中断向量地址的叙述中，正确的是（）。A.中断向量是中断服务程序的入口地址，中断向量地址是存放中断向量的存储单元地址B.中断向量地址是中断服务程序的入口地址，中断向量是中断源的编号C.中断向量与中断向量地址是同一个概念，均指中断服务程序的入口地址D.中断向量地址由硬件自动生成，而中断向量由操作系统软件生成20.在浮点数加减法运算中，对阶操作遵循的原则是（）。A.小阶向大阶看齐，小阶尾数右移B.大阶向小阶看齐，大阶尾数右移C.小阶向大阶看齐，小阶尾数左移D.大阶向小阶看齐，大阶尾数左移二、综合应用题：第41~45小题，共70分。41.（15分）某16位计算机的主存按字节编址，地址空间为B=64KB。Cache采用4路组相联映射方式，Cache数据区容量为4KB，主存块大小为64B。Cache采用LRU替换算法和写回法策略。请回答以下问题：（1）主存地址字段如何划分？各字段的位数及含义是什么？（2）主存地址为0x2A3F的单元映射到Cache的哪一组？（3）若CPU依次访问主存地址序列：0x2A00,0x2A40,0x2A80,0x2AC0,0x2B00,0x2A40，前五次访问均未命中Cache，求第六次访问地址0x2A40时，Cache的命中情况如何？若LRU算法替换，分析在访问0x2B00时发生替换后，该组内四个数据块的替换状态。42.（13分）某计算机的主存按字节编址，采用页式虚拟存储器管理。虚拟地址空间为4GB，物理地址空间为1GB，页面大小为4KB。页表采用二级页表结构，一级页表在外存中，每个页表项占4B。系统提供TLB（TranslationLookasideBuffer）用于加速地址转换。请回答：（1）虚拟地址和物理地址各是多少位？虚拟地址中页号和页内偏移量各是多少位？（2）若TLB采用全相联映射方式，TLB表项中应包含哪些主要字段？（3）给出CPU访问虚拟地址的过程，并说明何时会发生缺页中断。若TLB命中且页面在内存中，需要访问几次主存？请说明原因。43.（14分）某指令流水线由5个阶段组成：取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回（WB）。每个阶段的延迟时间均为Δt。现有如下代码段，该代码段执行NLOOP:ADDR1,R2,R3//(1)R1=R2+R3SUBR4,R1,R5//(2)R4=R1-R5，指令(2)使用指令(1)的结果ANDR6,R1,R4//(3)R6=R1&R4，指令(3)使用指令(1)和(2)的结果DECR7//(4)R7=R7-1BNER7,LOOP//(5)若R7!=0则跳转到LOOP假设流水线不采用数据旁路和转发技术，分支指令在EX阶段计算转移目标地址并判断条件，分支成功则撤销紧跟分支指令之后的1条已取指指令。请回答：（1）如果不采用任何优化措施，指令(1)、(2)、(3)之间各需要插入多少个停顿周期才能保证程序正确执行？（2）指令(5)执行后，若分支成功，流水线将损失多少个时钟周期？（3）若该循环执行N=44.（14分）某计算机系统中有三个外围设备，分别通过各自的中断接口与CPU连接。三个设备的中断响应优先级依次为A>B>C。现设置中断屏蔽寄存器，要求中断处理的实际优先级顺序为C>A>B。各设备的初始状态为：屏蔽本设备，开放其他所有设备。各设备的中断服务程序执行时间分别为：设备A需要10μs，设备B需要15μ（1）设计设备A、B、C的中断屏蔽字（设屏蔽位为1表示屏蔽，0表示开放）。（2）在要求的处理优先级下，画出CPU执行中断服务程序的过程时间图，并计算从设备C的中断请求发出到设备C的中断服务程序执行完毕所花费的时间。45.（14分）某计算机的主存与磁盘之间通过DMA控制器进行数据交换。主存按字节编址，系统总线数据线宽度为32位，总线时钟频率为50MHz。DMA控制器采用周期挪用方式进行数据传送，每次DMA请求传送一个字（32位）。磁盘的读写速度为2×（1）计算DMA控制器每次发起总线请求并完成数据传送（传送一个32位字）所需的时间。（2）计算当磁盘全速运行时，DMA请求占用的总线带宽是多少（MB/s）？（3）计算CPU由于DMA周期挪用导致执行程序速度下降的百分比。答案及解析一、单项选择题1.【答案】D【解析】冯·诺依曼体系结构中，指令和数据同等对待存放在存储器中；指令由操作码和地址码组成；早期的冯诺依曼机器以运算器为中心，后续发展为以存储器为中心。程序计数器（PC）用来存放的是下一条将要执行指令的地址，而不是当前正在执行指令的地址，当前正在执行的指令地址保存在指令寄存器（IR）或由PC在取指阶段维持。2.【答案】C【解析】字长8位，[−35=10100011。最高位为符号位，负数符号位为1。原码转补码的方法是：符号位不变，数值位从右向左数，遇到第一个1及之前的0保持不变，其余位按位取反。原码数值位为0100011，取反后为1011100，加上符号位1，得11011101。或者直接计算：−353.【答案】B【解析】IEEE754单精度浮点数中，阶码全0和全1有特殊用途。阶码全1且尾数全0表示无穷大；阶码全0且尾数不为0表示非规格化数；阶码全0尾数全0表示0。绝对值最小的负数应当是阶码最小的规格化负数。规格化数的阶码范围是1到254，对应的实际指数为1−127=−126到254−127=1274.【答案】B【解析】主存地址空间为256MB，按字节编址，故地址位数共28位。主存块大小为64B，故块内偏移位数为lo64=5.【答案】C【解析】地址空间为B=4GB。SRAM芯片容量为512K×8位=512K6.【答案】C【解析】变址寻址中，有效地址等于变址寄存器（IX）的内容加上形式地址（A），即EA7.【答案】B【解析】当前指令（设为第i条）的EX阶段需要前一条指令（第i-1条）的MEM阶段读取的结果。流水线时序为：第i-1条指令在k+3周期进入MEM，第i条指令在k+3周期进入EX。此时数据尚未从MEM写回。若无旁路技术，第i-1条指令要在k+4周期WB，第i条指令需等待WB完成才能使用数据，故第i条指令需在第i-1条WB完成后的下一个周期（即8.【答案】B【解析】A错误，微程序控制器由于需要访问控制存储器读取微指令，速度通常比硬布线慢。B正确，一条机器指令对应一段微程序，微程序由微指令序列组成。C错误，水平型微指令并行能力强，垂直型微指令类似机器指令，并行能力弱。D错误，微程序控制器易于修改和扩充指令系统，正是因为修改微程序即可。9.【答案】D【解析】独立请求方式中，每个主设备都有独立的请求线（BR）和响应线（BG），总线控制器可以灵活地决定优先级，优先级可以通过硬件或软件动态调整。D选项说优先级固定无法动态调整是错误的描述。其缺点是线数多，控制逻辑复杂。10.【答案】A【解析】读取连续数据块的时间=平均寻道时间+平均等待时间+数据传输时间。转速7200转/分=120转/秒。平均等待时间=半圈的时间=0.5/120s=1/240s≈4.17ms。每个磁道大小为1000×512B=500KB。数据传输率=120×500KB=60000KB/s=60MB/s。读取1MB数据的时间=111.【答案】C【解析】DMA（直接存储器存取）方式在数据传输时不需要CPU干预，由DMA控制器直接控制总线完成主存与I/O之间的数据交换，CPU只在数据块传送的开始和结束时介入，因此CPU利用率最高。通道方式虽然也高度自治，但通道通常用于大型机，其本质类似于一个专用处理机，但就微型机与通用系统而言，DMA是实现外设与主存高速数据交换、提升CPU利用率的经典方案。这里选项中最接近且常用于提升CPU利用率的直接控制方式是DMA。通道方式虽好，但在很多考题中，如果没有明确指明通道架构，DMA方式是标准答案，因为DMA不需要CPU干预数据传输过程。12.【答案】C【解析】在多重中断系统中，允许中断嵌套。开中断指令应该在中断服务程序的断点保护和现场保护之后执行。如果在保护现场之前开中断，一旦新的高优先级中断到来，会导致原中断的现场状态被破坏（如寄存器值尚未保存）。现场保护完毕后，开中断以允许更高优先级的中断打断当前处理。A不一定成立，因为有屏蔽字的存在，即使优先级高，被屏蔽了也不能打断；B错误，与中断屏蔽寄存器密切相关；D错误，响应优先级由硬件排队器决定，而处理优先级可以通过屏蔽字动态改变。C正确，这是标准的中断处理流程。13.【答案】C【解析】小端存储模式是指数据的低位字节存放在低地址，高位字节存放在高地址。32位整数0x12345678的四个字节按从低到高地址的顺序依次为：0x78,0x56,0x34,0x12。地址0x1000存放0x78，0x1001存放0x56，0x1002存放0x34，0x1003存放0x12。因此地址0x1002处存放的是0x34，选B。等等！我刚才分错了。最低位字节是0x78，次低位是0x56，再次是0x34，最高位是0x12。地址0x1000->0x78,0x1001->0x56,0x1002->0x34,0x1003->0x12。所以是0x34。选B。14.【答案】D【解析】最佳替换算法（OPT）在发生缺页时，淘汰未来最长时间内不会被访问的页面，这是一种理论上的最优算法，能保证最低的缺页率。但由于程序未来的执行轨迹无法精确预测，因此该算法在实际中无法实现，仅用于作为其他算法性能评估的基准。LRU和LFU是实际中可实现且效果较好的算法。15.【答案】A【解析】存储器的容量为16K×16位。1616.【答案】C【解析】RISC（精简指令集）的特点包括：指令长度固定，格式少；只有Load/Store指令能访存，寻址方式少；大量使用通用寄存器；硬布线控制为主，便于实现流水线。C选项为RISC特征。A、B、D均为CISC（复杂指令集）的特点。17.【答案】C【解析】水平型微指令的定义是微指令的每一位对应一个微命令，因此其并行操作能力非常强，可以通过一条微指令同时发出多个微命令，从而缩短微程序的长度（微指令条数少），执行速度快。但其缺点是微指令字长通常较长，控制存储器空间利用率低，且编写复杂易错。垂直型微指令字段编码后，字长短，但并行能力弱。故选C。18.【答案】B【解析】总线宽度为32位（即4个字节）。时钟频率为66MHz，每个时钟周期传输一次数据。总线数据传输率=总线宽度×传输频率=4B×66MH19.【答案】A【解析】中断向量是中断服务程序的入口地址。在某些体系中还包括程序状态字（PSW）。中断向量地址是存放该入口地址的存储单元地址。CPU响应中断时，硬件自动将中断向量地址的内容（即中断向量）取出，装入PC，从而跳转到中断服务程序。A选项准确描述了二者的关系。B错误，中断向量并非中断源编号（中断类型号才是）。C错误，二者是不同概念。D错误，中断向量地址和中断向量均由硬件和相关寄存器协同产生或获取。20.【答案】A【解析】在浮点数加减法运算中，必须保证参与运算的两个浮点数的小数点对齐，即阶码相同。对阶的规则是小阶向大阶看齐。原因是在计算机中，小阶向大阶转换时，尾数需要进行右移。如果让大阶向小阶看齐，大阶的尾数需左移，这会导致高位有效数据丢失，从而产生严重的计算误差。而尾数右移丢失的是低位数据，误差较小且可以通过舍入处理。二、综合应用题41.【答案与解析】（1）主存地址字段划分如下：主存地址共16位（地址空间64KB=B）。主存块大小为64B，故块内偏移字段为loCache数据区容量为4KB，主存块大小64B，故Cache总共有4096/Cache采用4路组相联映射，因此组数=Cache总块数/4=64/4=主存地址字段分为：主存字块标记、组地址、块内偏移。主存字块标记位数=16-4-6=6位。因此：主存字块标记6位，组地址4位，块内偏移6位。（2）主存地址0x2A3F转换为二进制为：0010101000111111。其中，块内偏移为最低6位：111111（二进制），即0x3F。组地址为中间4位：0001（二进制），即1。主存字块标记为最高6位：001010（二进制），即0x0A。所以，主存地址0x2A3F映射到Cache的第1组。（3）分析0x2A40对应的组：0x2A40=0010101001000000。组地址字段为中间4位：0001（二进制），即1组。同理，0x2A80，0x2AC0，0x2B00的中间4位均为0001，故它们均映射到第1组。第1组是4路组相联，最多可存放4个数据块。前5次访问地址依次为0x2A00,0x2A40,0x2A80,0x2AC0,0x2B00。这些地址的主存字块标记分别为：0x2A00标记：001010->0x0A0x2A40标记：001010->0x0A0x2A80标记：001010->0x0A0x2AC0标记：001010->0x0A0x2B00标记：001011->0x0B因为题目告知前五次访问均未命中，所以前四个地址由于主存块标记相同（主存块0x0A的不同部分？不是，主存块大小64B，0x2A00和0x2A40是同一个主存块。前五次访问未命中Cache，说明0x0A块在第一次访问被调入，但题目特意说明未命中，故按照替换顺序，前四个地址实际上对应同一个主存块0x0A的调入？等等，0x2A00,0x2A40,0x2A80,0x2AC0同属于主存块0x0A0？主存块大小64B，0x2A00到0x2A3F是块0x0A8。0x2A40到0x2A7F是块0x0A9。0x2A80到0x2ABF是块0x0AA。0x2AC0到0x2AFF是块0x0AB。0x2B00到0x2B3F是块0x0AC。重新计算标记：0x2A00:001010000000->标记001010(0x0A),组号0001(1),偏移000000。0x2A40:0010101001000000->标记001010(0x0A),组号0001(1),偏移000000？不对，主存地址0x2A40=10816。10816/64=169。169的十六进制为A9。A9=10101001。组号=A9%16=9。所以0x2A40在第9组。等等，我上面计算0x2A3F的组号是1，但我直接把0x2A3F写成了16位二进制。0x2A3F=0010101000111111。主存地址为16位。后6位是偏移，接下来4位是组号。0010101000111111。4位组号是0001吗？我们从头计算地址划分：主存地址16位。块内偏移6位。组地址4位。标记6位。对于地址0x2A3F：0x2A3F=10815。主存块号=10815/64=169.015...取整为168。块号168对应二进制10101000。组号=168%16=8。因此0x2A3F在第8组。对于地址0x2A40：10816/64=169。组号=169%16=9。所以0x2A40在第9组。因此，这些地址分别属于不同的主存块，且都在第9组：0x2A40的块号为169（二进制10101001，标记为101010，即0x2A，组号1001即9）0x2A80的块号为170（标记101010，组号1010即10）0x2AC0的块号为171（标记101010，组号1011即11）0x2B00的块号为172（标记101011，组号1100即12）它们分别映射到第9、10、11、12组。那么前四次访问属于不同的组，无需替换。第五次访问0x2B00（在第12组），此时第12组原本没有数据，0x0AC块装入第12组。这也是第一次访问第12组，所以不需要发生块替换。由于前五次访问均未命中，在第五次访问0x2B00时，第12组由空变为有数据0x0AC。第六次访问0x2A40（第9组），由于0x2A40已在第二次访问时被调入，因此第六次访问命中。关于“若LRU算法替换，分析在访问0x2B00时发生替换后，该组内四个数据块的替换状态”：由于访问0x2B00是其所在组的首次访问，该组中原本为空，并不会发生替换。题目说“前五次访问均未命中Cache”，第五次访问时装入主存块172（0x0AC）。如果有替换，说明题目意图可能是：这五个地址都属于同一个组。我们再验证一遍组地址。假设主存块大小为64B，主存地址位数16，低6位块内偏移。组地址4位。0x2A40=0010101001000000。组地址为第6位到第9位：0001=1。因为01000000的前4位是0001！我之前直接除以64算组号是错的。组号不是简单的块号%组数吗？主存地址后6位是