CN114967520B 检测电路和检测方法 （瑞昱半导体股份有限公司）

US2005059377A1,2005TW452831B,2001.09.01本发明申请公开了一种检测电路和检测方通过连接垫耦接第四代双倍数据率(DDR4)内存示DDR4内存的警报引脚并非正常由DDR4内存所2其中当判断所述连接垫上的所述电压准位被的所述警报引脚并非正常由所述DDR4内一屏蔽电路，耦接所述连接垫，在所述控制电路输出所述测试产生一输出禁能信号来关闭所述连接垫的所连接垫上的所述电压准位是否被绑定到所述在所述DDR4内存进行刷新程序或者一特定事件发生时，利用一的所述警报引脚并非正常由所述DDR4内在所述控制电路输出所述测试信号到所述连接垫的期间，34倍数据率(Double-Data-RateFourthGeneration，DDR4)内存的ALERT_n引脚是否正常由如何提供出一种能够主动检测ALERT_n引脚是否正常由DDR4内存所控制的电路和方法则成[0003]鉴于此，本发明实施例提供一种检测电路，适用于系统单芯片(System-on-a-出具有第一电压准位的测试信号到连接垫，并且判断连接垫上的电压准位是否被绑定到电压准位时，利用控制电路输出中断信号至系统单芯片的中央处理器，且中断信号指示DDR4内存的警报引脚并非正常由DDR4内5客从外部电路将DDR4内存2的Alert_n引脚22(即警报引脚)导通至工作电压VDD时，黑客就可伪造命令或地址以企图修改或破坏DDR4内存2中特定地址的保护区域(Protection6芯片1通过连接垫12耦接DDR4内存2的ALERT[0032]在本实施例中，DDR4内存2可为DDR4动态随机存取内存(DynamicRandomAccess而言之，系统单芯片1还可具有内存控制器14和中央处理器16，且检测电路10耦接连接垫[0033]检测电路10包括控制电路102以及屏蔽电路104。控制电路102耦接连接垫12，在DDR4内存2进行刷新程序或者特定事件发生时，输出具有第一电压准位的测试信号TS到连一电压准位和第二电压准位分别为低电压准位和高电压准位，但在其他实施例中，若以ALERT_n引脚22被无意或恶意强制接到接地电压为考虑的话，第一电压准位和第二电压准接垫12回馈至内部电路，以至于中央处理器16会因收到具有第一电压准位(L)的测试信号号IS指示Alert_n引脚22并非正常由DDR4内存[0036]具体地，DDR4内存2为依据主机发出的刷新命令(图1均未绘示)来进行刷新程[0037]换句话说，在控制电路102输出具有第一电压准位(L)的测试并且判断连接垫12上的电压准位是否被绑定到第二电压准位(H)之前，检测电路10将等待测试信号TS到连接垫12之前，控制电路102可先产生输出致能(OutputEnable)信号OES至[0038]为了方便做以下说明，本实施例的连接垫12将使用到输入输出(I/O)单元122和7[0040]应当理解的是，输入输出单元122相当于一个三态逻辑缓冲器，且输出致能信号查输出的具有第一电压准位(L)的测试信号TS与经连接垫12回馈的测试信号TS是否不同[0042]若控制电路102输出的具有第一电压准位(L)的测试信号TS与经连接垫12回馈的测试信号TS不同，控制电路102则可判断连接垫12上的电压准位被绑定到第二电压准位12上的电压准位未被绑定到第二电压准位(H)，并通过互斥或门1026来输出具有低逻辑准位(0)的中断信号IS(即相当于无输出中断信号IS)，但本发明的中断信号IS的逻辑准位不[0043]另外，屏蔽电路104可包括D型正反器1042和数据多任务器1044。数据多任务器正反器1042来选择输出经连接垫12传来[0044]由于D型正反器、互斥或门和数据多任务器的运作原理已皆为本技术领域中具有8或者特定事件发生，并且在DDR4内存2进行刷新程序(即主机发出刷新命令)或者特定事件[0046]如前所述，本实施例的第一电压准位和第二电压准位虽分别为低电压准位(L)和为了避免中央处理器16收到测试信号TS而产生误判，所以在控制电路102输出测试信号TS的检测电路10就执行步骤S350，而判断连接垫12上的电压准位未被绑定到第二电压准位以在检测电路10执行步骤S350之后，控制电路10