【8-9双模分频器的电路设计案例3000字】

8-9双模分频器的电路设计案例本章主要内容是研究如何设计基于0.18μmTSMCCMOS工艺的1-3GHz8/9双模分频器的总体电路和哥哥模块具体电路。1.18/9双模分频器的总体设计8/9双模分频器的电路如图1.1所示。它由同步4/5分频器、分频器和缓冲器组成。其中CLK为输入时钟信号，四个D触发器都采用的TSPC结构，其中f4/5为分频比为4和5的输出窗口，f8/9为分频比为8和9的输出窗口，MC为控制信号，两个缓冲器起到级间缓冲的作用。图1.18/9双模分频器电路如图1.1所示，同步4/5分频的工作频率高，而二分频工作频率低。所以，为了节约功耗，D触发器可以采用TSPC结构。1.2触发器设计触发器是双模分频器的核心模块，触发器的性能可以决定分频器的分频效果，所以在双模分频器的研究中，触发器的研究往往是最关键也是最必不可少的，触发器的种类有四种最常见，分别是源级耦合型（Source-Couple-Logic,SCL）触发器[13]、伪差分型（Pseudo-Differential）触发器[14]以及真单相时钟型（True-Single-Phase-Clocked,TSPC）触发器，本小节主要介绍这三种触发器的结构和原理。1.2.1源极耦合触发器SCL型触发器是这四种触发器里工作速度最快的触发器，它是一种主从型结构，同时，它的输出摆幅小，动态功耗低，所以很受工程师们的欢迎，它的具体结构如图1.2所示。图1.2SCL结构触发器SCL触发器的工作状态有两种，这两种工作状态分别是触发部分和锁存部分，其中，电路中的差分对构成了触发部分，而电路中的交叉耦合对部分构成了锁存部分，另外，这种框架还有互补对比如互补时钟信号CLK和CLKB，这个互补时钟对就是驱动电路的开关，当时钟信号为正半周时，由主锁存器此时进入触发模式，同时从锁存器处于锁存模式，如果前者信号为触发模式而后者信号为锁存模式，此时输出状态与前一个时钟相同，而在时钟的负半周时，它的第一级锁存器变成锁存模式而第二级触发器变成触发模式，这时它的输出状态将会被锁定，因此这种周期性的变化将会实现分频功能。1.2.2伪差分型触发器伪差分结构就是SCL结构的衍生版，它的具体结构如图1.3所示。它去掉了SCL结构的尾部电流源，可以提高电路的输出摆幅和工作频率，这些改动会使电路的输出摆幅不稳定，同时会使电路比较容易受到工艺和温度的影响，就会导致电路的噪声被增大，可能会影响到别的器件。图1.3伪差分结构触发器伪差分结构锁存器的工作频率都比较高，这是因为它的结构和SCL结构是类似的，与SCL结构不同的是它的工作电流极其不稳定，这是由于它移出了尾电流源。必须输入完全差分的时钟信号。1.2.3真单相时钟型触发器真单相时钟触发器结构是主流数字触发器结构，它通过节点的寄生电容来保存数据。TSPC结构有更少的功率损失，因为当没有信号通过时，TSPC电路是断开的。此外，真单相时钟结构触发器可以单端输入，可以不输入差分信号就能正常工作。TSPC结构有四个基本元件为staticP(SP)、staticN(SN)、Pre-chargedP(PP)和Pre-chargedN(PN)，TSPC基本单元电路如图1.4所示。这四个单元不同的组合可以组成不同结构的TSPC电路。(a)PP(b)PN(c)SP(d)SN图1.4TSPC基本单元电路1.3高速触发器设计本次触发器的设计列出了三种不同TSPC结构，在对这三种结构进行仿真对比后，选择了最合适的一种TSPC结构。1.1.1Yuan/Svensson触发器Yuan/Svensson触发器是一种九管结构触发器，这种电路采用动态CMOS技术，相比于传统的TSPC触发器，它的各项性能已经有了明显的提升，它去掉了输出反相器。Yuan/Svensson触发器电路如图1.5所示。当CLK为低电平时，由前三个MOS管组成的第一级电路就像一个反相器，图1.5Yuan/Svensson型触发器电路1.1.2改进型TSPC电路 改进型TSPC触发器电路结构如图1.6所示。这种电路相比于上面那个电路，器件更少，因此它会有更低的功耗和但是由于少了两个MOS管，它的稳定性会受到影响，不如之前两个电路稳定，同时，它的工作原理也与之前两种电路结构的工作原理类似。图1.6改进型TSPC触发器电路结构1.1.3扩展单相时钟触发器扩展单相时钟（ExtendTSPC,E-TSPC）触发器是TSPC的简化升级版[15]，E-TSPC结构触发器如图1.7。与TSPC不同的是，它可以输入单相时钟信号，由于它的器件很少，所以可以同时拥有多相时钟，这种特性导致它的工作频率更高，功率却比较低，电路工作过程为表1.1和表1.2所示。当时钟下降沿输入数据为低电平时，各输入和输出对应的关系如表1.1所示。表1.1E-TSPC各输入输出值CLKDABQB1100X1000X0010101101当时钟下降沿输入数据为高电平时，各输入和输出对应的关系如表1.2所示。表1.2E-TSPC各输入输出值CLKDABQB1000X1100X0101000110该电路也分为两种工作模式，预充电和求值模式，这两种模式互相切换，就形成了触发器的功能。图1.7E-TSPC结构触发器本论文设计的1-3GHz8/9双模分频器电路，要满足低功耗，高频率，低噪声，所以在多次仿真后选择了Yuan/Svensson触发器。图1.8为本次设计D触发器的电路图。该电路有四个阶段，一共由11个晶体管组成。它的工作原理如下所示，当CLK为低电平时，第一级的锁存器打开，打开后分频器接收输入信号，然后第二级的输出节点进行预充电。在第一级和第二级工作期间，第三级和第四级始终保持其原始的输出状态不做改变。当CLK从低电平变为高电平时，这时第一级将关闭，第二级此时开始定值。与此同时，第三级开始打开并将它收集到的采样值传递给输出。应该注意的是，最后一级(反相器)的作用仅用于获得不反向的输出电平。由于电路中的元器件并不多，而且该电路采用的是动态逻辑结构，所以他的功耗非常低。图1.8D触发器内部图1.4二分频器设计一般情况下，传统结构的异步计数器部分由于工作频率低，大多采用TSPC型触发器，因为它速度很快而且功耗也不高。本设计就采用通用TSPC触发器图1.9异步二分频器设计1.5缓冲器设计在本文设计的8/9双模分频器中，缓冲器也是需要设计的结构，而缓冲器的结构一般比较简单，主要有三种基本结构，反相器缓冲器，共射放大器缓冲器以及设计跟随器缓冲器，其中，反相器一般由一对完全相同的PMOS和NMOS构成[16]，因为本设计基于TSMC工艺，并且触发器已经采用了TSPC结构，所以本次设计采用反相器结构的缓冲器，具体结构由图1.10所示图1.10buffer缓冲器内部电路图在图1.10中，前面一级A1，A2组成了一个反相器；后面一级B3，B4又构成了一个反相器，反向器的作用是将输入信号的相位反180°，代表着输出电压的逻辑电平与输入相反，而两个反相器连接就成了最基本的缓冲器，这种缓冲器相当于把相位进行两次翻转，于是又还原成了之前的相位，这种结构输出波形对称、交流电压增益大、带宽窄、输入电容比较小等优点[17]。1.6异或门设计异或门的作用是比较两次输入的信号，判断这两种信号是否相同，如果信号相同，输出低电平，如果信号不同，则输出高电平。本次设计的异或门是由四个MOS管连接而成。异或门的具体结构由图1.11所示，其中IN1、IN2为其两个输入端，OUT为其输出端，VDD为其工作电压为1.8V，VSS为公共接地电压，A1、A2、B1、B2四个MOS管的连接形成了异或的功能[20]。图1.11异或门内部电路异或门的逻辑表达式：F=A⊕B=A∙B表1.1异或门真值表IN1IN2OUT0000111011101.7或门设计本课题的或门（ORgate）结构是传统的或门。或门有多个输入，一个输出，或门会对输入的信号进行判断，如果输入的信号中中有一个为高电平时，输出就为高电平；但是只有所有的输入全为低电平时，输出才为低电平[18]。在或门设计中，IN1、IN2为它的两个输入端，OUT为它的输出端，VDD为其工作电压1.8V，VSS为公共接地电压，A1、A2、B1、B2、C1、C2六个MOS管组成了或门的功能。图1.12或门电路内部