CN115398518B 栅极驱动电路及其驱动方法和显示面板 （京东方科技集团股份有限公司）

2021.01.28PCT/CN2021/0740922021.01.28WO2022/160160ZH2022.08.04提供了一种栅极驱动电路(100)及其驱动方法和显示面板。栅极驱动电路(100)包括级联连接的多个驱动单元(DU1、DU2)，每个驱动单元一对N个移位寄存器单元(120_1……120_8)进行2存器单元和第四移位寄存器单元，每个移位寄存器单元具有级联输入端和第一级联输出第一晶体管，第一晶体管的栅极连接为接收所述第一控制第二晶体管，第二晶体管的栅极连接为接收所述第二控制第三晶体管，第三晶体管的栅极连接为接收所述第三控制第四晶体管，第四晶体管的栅极连接为接收所述第四控制第五晶体管，第五晶体管的栅极连接为所述第一控制信号，第六晶体管，第六晶体管的栅极连接为接收所述第二控制在第一分辨率模式下，将第n移位寄存器单元的第一级联输出端与在第二分辨率模式下，将第一移位寄存器单元的第一级联输出3在第三分辨率模式下，将第n移位寄存器单元的第一级联输出端与在第一分辨率模式下，将第n移位寄存器单元的复位端与第n+1移在第二分辨率模式下，将第一移位寄存器单元的复位端与第二移在第三分辨率模式下，将第n移位寄存器单元的复位端与第n+1移第七晶体管，第七晶体管的栅极连接为接收第一控制信号，第八晶体管，第八晶体管的栅极连接为接收第五控制信号，第九晶体管，第九晶体管的栅极连接为接收第三控制信号，第十晶体管，第十晶体管的栅极连接为接收第四控制信号，第十一晶体管，第十一晶体管的栅极连接为接收第一控制信号第十二晶体管，第十二晶体管的栅极连接为接收第二控制信号5.根据权利要求2或3所述的栅极驱动电路，4单元的第一级联输出端与第i+1级驱动单元中的第一移位寄存器单驱动单元连接一组控制信号线以接收针对该组驱动单元8.根据权利要求2或3所述的栅极驱动电路，其所述第一移位寄存器的输入端作为所述移位寄存器单元的级联输所述第三移位寄存器的输入端与所述第二移位寄存器的输出端连接，存器的输出端作为所述移位寄存器单元的第一输入子电路，连接所述移位寄存器的输入端和上拉节点，并且为在所述上拉节点的电位的控制下将所述时钟信复位子电路，连接所述上拉节点和所述移位寄存器的11.一种根据权利要求1至10中任一项权利要求所述的栅极驱动电路的驱动方法，包多个驱动单元中每个驱动单元的模式控制电路接收针对该所述控制信号的控制下以多个分辨率模式之一对所述N个移位寄存器单元每个驱动单元中连接后的N个移位寄存器单元产在第一分辨率模式下，模式控制电路将N个移位寄存器单元级联5在第三分辨率模式下，所述模式控制电路将所述N个移位寄存在第一分辨率模式下，所述模式控制电路将第n移位寄存器单元的第一级联输出端与在第二分辨率模式下，所述模式控制电路将第一移位寄存器单元在第三分辨率模式下，模式控制电路将第n移位寄存器单元移位寄存器单元的级联输入端断开连接，并将所述第n移位寄存器单元的级联输入端与所在第一分辨率模式下，模式控制电路将第n移位寄存器单元的复位在第二分辨率模式下，模式控制电路将第一移位寄存器单元的在第三分辨率模式下，模式控制电路将第n移位寄存器单元的复位在第一分辨率模式下，第一控制信号和第三控制信号在第二分辨率模式下，第二控制信号和第三控制信号在第三分辨率模式下，第二控制信号和第四控制信号6第八晶体管，第八晶体管的栅极连接为接收第五控制信号，第九晶体管，第九晶体管的栅极连接为接收第三控制信号，第十晶体管，第十晶体管的栅极连接为接收第四控制信号，第十一晶体管，第十一晶体管的栅极连接为接收第一控制信号第十二晶体管，第十二晶体管的栅极连接为接收第二控制信号7针对该驱动单元的控制信号，并在所述控制信号的控制下以多个分辨率模式之一对所述N89[0032]例如，第i级驱动单元中的第N移位寄存器单元的第一级联输出端与第i+1级驱动[0033]例如，第i级驱动单元中的第N移位寄存器单元的复位端与第i+1级驱动单元中的移位寄存器的输出端作为所述移位寄存器单元的第位寄存器的输出端作为所述移位寄存器单元配置为在所述上拉节点的电位的控制下将所述时钟信号端的信号提供[0045]根据本公开的第二方面，提供了根据本公开第一方面的栅极驱动电路的驱动方[0046]多个驱动单元中每个驱动单元的模式控制电路接收针对并在所述控制信号的控制下以多个分辨率模式之一对所述N个移位寄存[0047]每个驱动单元中连接后的N个移位寄存器单元[0053]在第一分辨率模式下，所述模式控制电路将第n移位寄存器单元的第一级联输出[0055]在第三分辨率模式下，模式控制电路将第n移位寄存器单元的第一级联输出端与[0071]K条时钟信号线，与每个驱动单元中的多个移位寄存器连接，其中K为大于1的整和第三分辨率模式之一来基于所述K个初始时钟信号产生K个时钟信号，并将产生的K个时[0076]在第三分辨率模式下，基于所述K个初始时钟信号产生分成M组的K个第三时钟信[0101]每个驱动单元中的多个移位寄存器分为至少一组，每组包括级联连接的K个移位[0103]模式控制电路在控制信号的控制下以多种分辨率模式之一来基于所述K个初始时条启动信号线连接的驱动单元，被启动的驱动单元中的多个移位寄存器根据所述K条时钟号相对于第k初始时钟信号移位单位扫描时间，每个初始时钟信号的有效电平持续时间为[0126]第k移位寄存器单元的第一移位寄存器和第三移位寄存器的时钟信号端连接至第[0127]所述第k移位寄存器单元的第二移位寄存器的时钟信号端在k≤2/K的情况下连接配置为在所述上拉节点的电位的控制下将所述时钟信号端的信号提供驱动单元中的多个移位寄存器根据所述K条时钟信号线上的时钟信号来产所述多条启动信号线中的至少一条启动信号线施加第二启动信号，其中所述K个第二时钟所述多条启动信号线中的至少一条启动信号线施加第三启动信号，其中所述K个第三时钟[0140]第一时钟信号的信号周期内的有效电平持续时间为4H，其中第k+1个第一时钟信[0141]第二时钟信号的信号周期内的有效电平持续时间为2H，其中m+1组第二时钟信号加的第二启动信号或第三启动信号来根据所施加的K个时钟[0162]图8A示出了图4的栅极驱动电路在第二分辨率和第三分辨率模式下的等效示意[0163]图8B示出了图4的栅极驱动电路在第二分辨率和第三分辨率模式下的信号时序[0183]本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情过栅极线G1与第一行像素单元PXL的红色子像素R连接，通过栅极线G2与第一行像素单元[0185]本公开实施例的栅极驱动电路100可以包括多个移位寄存器，下面将参考图2A和上拉节点的电位控制下拉节点PD的电位，并在下拉节点PD的电位控制下下拉输出端OUT的三输出端OUT3。晶体管M16的栅极连接第二下拉节点PD_B，第一极连接第一参考信号端考信号端LVGL，第二极连接第二下拉节点PD_B。控制子电路30’还可以包括晶体管M18和移位寄存器GOA1的输出端OUT连接；移位寄存器GOA3的输入端IN与移位寄存器GOA2的输出[0215]第一晶体管T1的栅极连接为接收第一控制信号SW1，第一晶体管T1的第一极连接管T1的第二极连接第二移位寄存器单元120_2的级联输入端（即移位寄存器GOA4的输入端[0216]第二晶体管T2的栅极连接为接收第二控制信号SW2，第二晶体管T2的第一极连接第一移位寄存器单元120_1的级联输入端（即移位寄存器GOA1的输入端IN第二晶体管T2[0217]第三晶体管T3的栅极连接为接收第三控制信号SW3，第三晶体管T3的第一极连接管T3的第二极连接第三移位寄存器单元120_3的级联输入端（即移位寄存器GOA7的输入端[0218]第四晶体管T4的栅极连接为接收第四控制信号SW4，第四晶体管T4的第一极连接第一移位寄存器单元120_2的级联输入端（即移位寄存器GOA1的输入端IN第四晶体管T4[0219]第五晶体管T5的栅极连接为第一控制信号SW1，第五晶体管T5的第一极连接第三[0220]第六晶体管T6的栅极连接为接收第二控制信号SW2，第六晶体管T6的第一极连接第三移位寄存器单元120_3的级联输入端（即移位寄存器GOA7的输入端IN第六晶体管T6[0223]在图4中栅极驱动电路100A中驱动单元DU1和DU2被划分到不同的组，例如将驱动以第一分辨率模式进行显示驱动的第二组，第一组和第二组之间的边界如图4中点划线所对第一组驱动单元的控制信号SW1至SW4；第二组中的驱动单元DU2可以连接第五至第八控晶体管T1的栅极与驱动单元DU2的第一晶体管T1’的栅极可以均连接到第一控制信号线以三控制信号线以接收相同的第三控制信号，驱动单元DU1的第四晶体管T4的栅极与驱动单[0225]下面将参考表1来对图4的栅极驱动电路100A在不同分辨率模式下的操作进行说100011110001[0229]在第一分辨率模式下，如表1所示，第一控制信号SW1和第三控制信号SW3为高电[0230]如图5A所示，晶体管T1导通使得第一移位寄存器单元120_1的第一级联输出端与第二移位寄存器单元120_2的级联输入端连接，晶体管T2关断使得第一移位寄存器单元T3导通使得第二移位寄存器单元120_2的第一级联输出端与第三移位寄存器单元120_3的级联输入端连接，晶体管T2和T4关断使得第二移位寄存器单元120_2的级联输入端与第三移位寄存器单元120_3的级联输入端断开连接；晶体管T5导通使得第三移位寄存器单元得第三移位寄存器单元120_3的级联输入端与第四移位寄存器单元120_4的级联输入端断[0232]在第二分辨率模式下，如表1所示，第一控制信号SW1和第二控制信号SW4为低电[0233]如图6A所示，晶体管T1关断使得第一移位寄存器单元120_1的第一级联输出端与第二移位寄存器单元120_2的级联输入端断开连接，晶体管T2导通使得第二移位寄存器单第二移位寄存器单元120_2的第一级联输出端与第三移位寄存器单元120_3的级联输入端连接，第四晶体管T4关断使得第三移位寄存器单元120_3的级联输入端与第二移位寄存器联输出端与第四移位寄存器单元120_4的级联输入端断开连接，晶体管T6导通使得第三移现了将移位寄存器单元120_1至120_4分为2组，其中第一组包含并行连接的移位寄存器单[0234]如图6B所示，在图6A所示的等效电路结构下，第一组的移位寄存器单元120_1和G4而移位的输出信号G5。输出信号G2和G5分别作为输入信号被提供给移位寄存器GOA3和别与移位寄存器单元120_2产生的输出信号G4[0235]输出信号G6作为输入信号被提供给移位寄存器单元120_3中的移位寄存器GOA7和移位寄存器单元120_1和120_2产生的一组[0237]在第三分辨率模式下，如表1所示，第一控制信号SW1和第三控制信号SW3为低电[0238]如图7A所示，晶体管T1关断使得第一移位寄存器单元120_1的第一级联输出端与第二移位寄存器单元120_2的级联输入端断开连接，晶体管T2导通使得第一移位寄存器单关断使得第二移位寄存器单元120_2的第一级联输出端与第三移位寄存器单元120_3的级联输入端断开连接，晶体管T2和T4导通使得第二移位寄存器单元120_2的级联输入端与第的第一级联输出端与第四移位寄存器单元120_4的级联输入端断开连接，晶体管T6导通使得第三移位寄存器单元120_3的级联输入端与第四移位寄存器单元120_4的级联输入端连G11作为输入信号被分别提供给移位寄存器GOA3、GOA6、GOA9和GOA12，使得移位寄存器了移位寄存器单元120_1至120_4并行地产[0241]图8A示出了图4的栅极驱动电路100A在第二分辨率和第三分辨率模式下的等效示[0243]在工作过程中，如图8B所示，以第二分辨率模式连接的移位寄存器单元120_1至120_4产生如图6B所示的输出信号G1至G12。移位寄存器GOA12的输出信号G12作为输入信种方式，驱动单元DU1可以驱动与之连接的多行子像素以第二分辨率进行显示，驱动单元DU2可以驱动与之连接的多行子像素以第三分辨率进行显示，从而实现了分区域的多分辨存器单元包括移位寄存器GOA1至GOA3，第二移位寄存器单元包括移位寄存器GOA4至GOA6，第三移位寄存器单元包括移位寄存器GOA7至GOA9，第四移位寄存器单元包括移位寄存器位寄存器的输出端和复位端分别作为该移位寄存器单元的第一级联输出端和复位端。例第二级联输出端，将移位寄存器GOA3的输出端作为移位寄存器单元120_1的第一级联输出移位寄存器GOA6的输出端作为移位寄存器单元120_2的第一级联输出端，将移位寄存器式控制子电路1101与上述模式控制电路110_1具有相同结构，包括第一晶体管T1至第六晶的复位端RST第二极连接第二移位寄存器单元的第二级联输出端（即移位寄存器GOA4的单元的复位端（即移位寄存器GOA3的复位端RST第二极连接第二移位寄存器单元的复位第一极连接第二移位寄存器单元的复位端（即移位寄存器GOA6的复位端RST第二极连接存器GOA6的复位端RST第二极连接第三移位寄存器单元的复位端（即移位寄存器GOA9的器单元的复位端（即移位寄存器GOA9的复位端RST第二极连接第四移位寄存器单元的第100011110001011[0253]在第一分辨率模式下，如表2所示，第一控制信号SW1和第三控制信号SW3为高电路1101按照以上参考图5A描述的方式将各个移位寄存器级联连接。第二模式控制子电路所述第n移位寄存器单元的复位端与所述第n+1移位寄存器单元的复位端断开连接，其中1寄存器GOA3的复位端RST与移位寄存器GOA6的复位端断开连接；将移位寄存器GOA6的复位端RST与移位寄存器GOA7的输出端OUT连接，将移位寄存器GOA6的复位端RST与移位寄存器GOA9的复位端RST断开连接；将移位寄存器GOA9的复位端RST与移位寄存器GOA10的输出端位端（即移位寄存器GOA6的复位端RST）与第三移位寄存器单元的复位端（即移位寄存器[0257]栅极驱动电路200包括多个驱动单元，每个驱动单元包括级联连接的多个移位寄的多个移位寄存器GOA9,GOA10,…。为了便于描述以驱动单元DU1包括8个移位寄存器为[0258]栅极驱动电路200还包括与所述多个驱动单元一一对应地连接的多条启动信号线，例如与驱动单元DU1连接的启动信号线STV1和与驱动单元DU2连接的启动信号线STV2。启动信号线STV1连接至驱动单元DU1中的第一级移位寄存器GOA1，启动信号线STV2连接至线CLK1至CLK8连接。模式控制电路210可以接收K个初始时钟信号clk1至clk8和控制信号一来基于所述K个初始时钟信号clk1至clk8产生K个时钟信号，并将产生的K个时钟信号分式控制电路210可以基于所述K个初始时钟信号产生分成2M组的K个第二时钟信号，每组中联连接的K个移位寄存器，所述K个移位寄存器的时钟信号端与所述K条时钟信号线一一对二级移位寄存器GOA2的输入端IN，第二级移位寄存器GOA2的输出端OUT连接至第一级移位的输入端IN，第三级移位寄存器GOA3的输出端OUT连接至第二级移位寄存器GOA2的复位端三模式控制子电路2103和第二模式控制子[0266]第一模式控制子电路2101可以在第一控制信号SW1的控制下，将第二时钟输入端体管T4的栅极均连接为接收第一控制信号SW1。第一晶体管T1的第一极连接第二时钟输入端clk2，第二极连接第二时钟输出端CLK2。第二晶体管T2的第一极连接第四时钟输入端[0267]第二模式控制子电路2102可以在第二控制信号SW2的控制下，将第三时钟输入端clk3与第三时钟输出端CLK3连接，以及将第七时钟输出端clk7与第七时钟输出端CLK7连管T5和第六晶体管T6的栅极均连接为接收第二控制信号SW2。第五晶体管T5的第一极连接[0268]第三模式控制子电路2103可以在第三控制信号SW3的控制下将第一时钟输出端端CLK1，第二极连接第二时钟输出端CLK2。第八晶体管T8的第一极连接第三时钟输出端[0269]第四模式控制子电路2104可以在第四控制信号SW4的控制下将第二时钟输出端CLK2与第三时钟输出端CLK3连接，以及将第六时钟输出端CLK6与第七时钟输出端CLK7连十一晶体管T11和第十二晶体管T12的栅极均连接为接收第四控制信号SW4。第十一晶体管T11的第一极连接第二时钟输出端CLK2，第二极连接第三时钟输出端CLK3。第十二晶体管[0270]在工作时，模式控制电路210在控制信号的控制下以多种分辨率模式之一来基于所述K个初始时钟信号clk1至clk8产生K个时钟信号，并将产生的K个时钟信号分别提供给所述K条时钟信号线CLK1至CLK8。向多条启动信号线STV1和STV2中的至少一条启动信号线动信号线STV1上的启动信号将驱动单元DU1启动时，被启动的驱动单元DU1中的多个移位寄存器GOA1至GOA8分别根据时钟信号线CLK1至CLK8上的时钟信号来产生输出信号G1至G8。当启动信号线STV2上的启动信号将驱动单元DU2启动时，被启动的驱动单元DU2中的多个移位寄存器GOA9,GOA10,…分别根据时钟信号线CLK1至CLK8上的时钟信号来产生输出信号G9,G10,…。[0271]下面将结合图10和图11，参考表3以及图12至图17来详细描述上述栅极驱动电路100110011001[0276]在第一分辨率模式下，如表3所示，第一控制信号SW1和第二控制信号SW2为高电端clk4与第四时钟输出端CLK4连接，将第六时钟输入端clk6与第六时钟输出端CLK6连接，序移位的8个第一时钟信号并分别提供给时钟信号线CLK1至CLK8。图10中的移位寄存器[0278]在第二分辨率模式下，如表3所示，第一控制信号SW1和第四控制信号SW4为低电钟输入端clk7与第七时钟输出端CLK7连接。第三模式控制子电路2103将第一时钟输出端[0279]通过这种方式，模式控制电路基于初始时钟信号clk1至clk8产生8个第二时钟信括时钟信号线CLK3和CLK4，第三组包括时钟信号线CLK5和CLK6，第四组包括时钟信号线线CLK3上的第二时钟信号与CLK4上的第二时钟信号同步，以此类推。第二组时钟信号线CLK3和CLK4上的第二时钟信号相对于第一组时钟信号线CLK1和CLK2上的第二时钟信号而移位，第三组时钟信号线CLK5和CLK6上的第二时钟信号相对于第二组时钟信号线CLK3和[0280]在第三分辨率模式下，如表3所示，第一控制信号SW1和第二控制信号SW2为低电端CLK3与第四时钟输出端CLK4连接，将第五时钟输出端CLK5与第六时钟输出端CLK6连接，[0281]通过这种方式，模式控制电路基于初始时钟信号clk1至clk8产生8个第三时钟信包括时钟信号线CLK5至CLK8。第一组时钟信号线CLK1至CLK4上的第三时钟信号彼此同步，移位寄存器GOA1至GOA8基于时钟信号线CLK1至CLK8上的时钟信号相应地产生输出信号G1顺序移位的8个时钟信号并分别提供给时钟信号线CLK1至CLK8，移位寄存器GOA1,GOA2,第三分辨率模式产生如图15所示的分2组顺序移位的8个时钟信号并分别提供给时钟信号是占空比为12.5%的周期信号，其中第k+1初始时钟信号相对于第k初始时钟信号移位单位[0287]如图18和19所示，栅极驱动电路300可以包括多个驱动单元，例如驱动单元DU1、DU1包括级联连接的移位寄存器单元320_1,320_2,…320_Y。每个移位寄存器单元可以单元320_1中，第一移位寄存器GOA1的输入端IN作为移位寄存器单元320_1的级联输入端，第一移位寄存器GOA1的输出端OUT连接至第二移位寄存器GOA2的输入端IN，第二移位寄存器GOA2的输出端OUT连接至第三移位寄存器GOA3的输入端IN，第三移位寄存器GOA3的输出二移位寄存器GOA2的时钟信号端CK和第三移位寄存器GOA3的时钟信号端CK作为移位寄存[0289]在移位寄存器单元320_1,320_2,…320[0290]栅极驱动电路300还包括多条启动信号线STV1、STV2和STV3，启动信号线STV1、例如每个驱动单元中的移位寄存器单元可以分为至少一组，每组包括级联连接的K个移位寄存器单元，第k移位寄存器单元的第一移位寄存器和第三移位寄存器的时钟信号端连接寄存器单元320_1至320_8。第一移位寄存器单元320_1中的第一移位寄存器GOA1和第三移位寄存器GOA3的时钟信号端CK连接至第一时钟信号线CLK1，第二移位寄存器单元320_2中的第一移位寄存器GOA4和第三移位寄存器GOA6的时钟信号端CK连接至第二时钟信号线CLK2，第三移位寄存器单元320_3中的第一移位寄存器GOA7和第三移位寄存器GOA9的时钟[0293]第k移位寄存器单元的第二移位寄存器的时钟信号端在k≤2/K的情况下连接至第320_1的第二移位寄存器GOA2的时钟信号端CK连接至第五时钟信号线CLK5，第二移位寄存器单元320_2的第二移位寄存器GOA5的时钟信号端CK连接至第六时钟信号线CLK6，第三移位寄存器单元320_3的第二移位寄存器GOA8的时钟信号端CK连接至第七时钟信号线CLK7，第四移位寄存器单元320_4的第二移位寄存器GOA11的时钟信号端CK连接至第八时钟信号所述K条时钟信号线上的时钟信号来产生输下面将以与启动信号线STV1连接的驱动单元如第二时钟信号线CLK2上的第一时钟信号相对于第一时钟信号线CLK1上的第一时钟信号移位H，第三时钟信号线CLK3上的第一时钟信号相对于第二时钟信号线CLK2上的第一时钟CLK4上的第二时钟信号，第三组包括时钟信号线CLK5和时钟信号线CLK6上的第二时钟信和CLK4上的第二时钟信号相对于时钟信号线CLK1和CLK2上的第二时钟信号而移位H。时钟信号线CLK5和CLK6上的第二时钟信号相对于时钟信号线CLK3和CLK4上的第二时钟信号而移位H。时钟信号线CLK7和CLK8上的第二时钟信号相对于时钟信号线CLK5和CLK6上的第二线CLK1至CLK4上的第三时钟信号，第二组包括时钟信号线CLK5至CLK8上的第三时钟信号。位H，输出信号G6相对于输出信号G5而移位H。第三移位寄存器单元320_3中的移位寄存器例，第一驱动单元DU1与第一启动信号线STV1连接，第二驱动单元DU2与第二启动信号线所示向时钟信号线CLK1至CLK8施加时钟信号并且向第二启动信号线STV2施加第一启动信号。第二驱动单元DU2响应于第二启动信号线STV2上的启动信号来根据时钟信号线CLK1至施加第二启动信号，第一驱动单元DU1响应于第一启动信号线STV1上的第二启动信号来根据时钟信号线CLK1至CLK8上的时钟信号产生线STV1施加第三启动信号，第一驱动单元DU1响应于第一启动信号线STV1上的第三启动信号来根据时钟信号线CLK1至CLK8上的时钟信号产生如图22所示的输出信号G1,G2,G3,图20所示向时钟信号线CLK1至CLK8施加时钟信号并且向第二启动信号线STV2施加第一启动信号，第二驱动单元DU2响应于第二启动信号线STV2上的第一