2024年电子信息专业研究生《集成电路电子》设计竞赛模拟考试笔试题及答案

2024年电子信息专业研究生《集成电路电子》设计竞赛模拟考试笔试题及答案一、选择题（每题2分，共20分）（一）单项选择题（每题只有一个正确答案）1.在CMOS反相器中，当输入电压从低电平跳变到高电平时，主要的功耗来源是（）。A.静态功耗B.短路功耗C.动态功耗（开关功耗）D.漏电功耗答案：C2.对于一个工作在饱和区的NMOS晶体管，其漏极电流与过驱动电压的关系是（）。A.∝B.∝C.∝D.∝答案：B3.在设计一个高速数字电路时，为了减少信号完整性问题，最需要关注的是（）。A.电源电压的绝对值B.互连线的电阻C.互连线的电感和电容引起的传输线效应D.晶体管的阈值电压答案：C4.以下哪项技术主要用于降低数字电路中的动态功耗？（）A.使用高阈值电压晶体管B.电源门控C.降低电源电压D.采用硅通孔技术答案：C5.在运算放大器设计中，采用共源共栅结构的主要目的是（）。A.提高输出电压摆幅B.降低功耗C.提高增益D.提高带宽答案：C（二）多项选择题（每题至少有两个正确答案，全部选对得2分，漏选得1分，错选或不选得0分）6.关于锁相环的基本组成模块，下列描述正确的有（）。A.鉴相器用于比较输入信号和反馈信号的相位差B.环路滤波器通常是一个低通滤波器C.压控振荡器的输出频率与输入控制电压成反比D.分频器可以用于实现频率合成答案：A,B,D7.以下哪些是模拟集成电路中常见的非理想效应？（）A.沟道长度调制效应B.体效应C.亚阈值导通D.热载流子效应答案：A,B,C,D8.在深亚微米工艺下，互连线延迟可能超过门延迟，为了优化时序，可以采取的措施有（）。A.插入中继器B.增加导线宽度以减小电阻C.使用低介电常数介质材料D.采用铜互连代替铝互连答案：A,B,C,D9.关于SRAM和DRAM存储单元的比较，正确的有（）。A.SRAM单元通常由6个晶体管构成，DRAM单元通常由1个晶体管和1个电容构成B.SRAM是易失性存储器，DRAM是非易失性存储器C.SRAM的访问速度通常比DRAM快D.SRAM的存储密度通常比DRAM低答案：A,C,D10.下列属于低功耗设计技术的有（）。A.时钟门控B.多阈值电压技术C.动态电压频率缩放D.衬底偏置技术答案：A,B,C,D二、填空题（每空1分，共15分）1.在集成电路制造中，通常所说的“光刻三要素”是指光源、________和光刻胶。答案：掩模版2.根据摩尔定律，集成电路上可容纳的晶体管数目，约每隔________个月便会增加一倍。答案：183.一个理想的电流镜，其输出电流与输入电流之比由晶体管的长宽比（W/L）决定，公式为=，这要求所有晶体管工作在________区。答案：饱和4.在两级运算放大器中，第一级通常采用________结构以获得高增益，第二级采用共源极结构以获得大的输出摆幅。答案：差分放大（或差分对）5.数字集成电路的功耗主要由三部分组成：动态功耗、________功耗和短路功耗。答案：静态（或漏电）6.对于一个特征频率为的晶体管，当工作频率f________时，其电流增益将小于1。答案：大于（或>）7.在VerilogHDL中，用于描述时序逻辑的关键字是________。答案：always8.静态时序分析中，建立时间是指时钟有效沿到来之前，数据必须保持稳定的________时间。答案：最短9.一个5位二进制计数器，其最大计数模值是________。答案：3210.在CMOS工艺中，为了防止闩锁效应，需要采取的措施包括使用保护环和________。答案：减小衬底和阱的电阻11.模数转换器的性能指标中，________表示实际转换特性与理想直线之间的最大偏差。答案：积分非线性误差12.对于一个无源低通RC滤波器，其-3dB截止频率=，当输入信号频率f≫答案：2013.在标准CMOS工艺中，NMOS晶体管制作在________型衬底上。答案：P14.集成电路版图设计中的设计规则检查是为了确保版图满足制造工艺的________要求。答案：几何（或物理）15.对于一个理想采样保持电路，在采样阶段，其等效电路模型可以看作一个________。答案：开关和电容的串联三、简答题（每题5分，共25分）1.简述CMOS反相器的电压传输特性曲线中，为什么存在一个高增益的过渡区域？答案：在CMOS反相器的电压传输特性曲线中，当输入电压约为电源电压一半时，PMOS和NMOS晶体管同时导通并均工作在饱和区。此时，两个晶体管都表现为一个受栅源电压控制的电流源，形成了一个高增益的反相放大器。输入电压的微小变化会引起漏极电流的剧烈变化，从而在输出端产生一个大的电压变化，因此在特性曲线上表现为一个陡峭的、近乎垂直的过渡区，该区域的斜率（即增益）非常大。2.什么是运算放大器的增益带宽积？对于一个单极点系统，它有何特点？答案：运算放大器的增益带宽积定义为开环电压增益大小与其对应-3dB带宽的乘积，即GB3.请解释数字集成电路中“时钟偏移”和“时钟抖动”的概念及其对电路的影响。答案：时钟偏移：指时钟信号到达电路中不同时序单元（如触发器）的时间差异。它主要由时钟路径的长度和负载不同引起。时钟偏移会减少可用于逻辑运算的有效时间，可能导致建立时间或保持时间违例。时钟抖动：指时钟边沿相对于其理想位置在时间上的随机波动。它主要由时钟源的噪声和电源噪声引起。时钟抖动等效于减少了时钟周期，同样会恶化时序裕量，增加系统误码率。影响：两者都会压缩时序裕量，在高速设计中可能导致电路功能错误，是时钟树综合需要重点优化和控制的参数。4.在模拟集成电路版图设计中，为什么要匹配晶体管？列举两种常见的版图匹配技术。答案：在模拟集成电路（如电流镜、差分对）中，电路的性能往往依赖于两个或多个晶体管参数的高度一致性。由于制造工艺存在不可避免的梯度变化和随机波动，不匹配的版图设计会导致晶体管电学参数（如，β）失配，从而引入失调电压、失调电流等，恶化电路精度（如增益误差、共模抑制比）。常见匹配技术：1.共质心布局：将需要匹配的晶体管单元交叉排列，使其质心重合，从而平均化工艺梯度的影响。2.叉指结构：将一个大宽长比的晶体管拆分成多个并联的、相同尺寸的小晶体管（手指），并按一定规则排列，同时使用虚拟器件填充在边缘，以减少边缘效应和光刻邻近效应的影响。5.简述采用流水线技术提高数字系统处理速度的基本原理。答案：流水线技术将一个复杂的组合逻辑电路分割成若干个级联的、耗时大致相等的子模块（流水段），并在每两个子模块之间插入寄存器。在时钟控制下，不同的数据块可以同时在不同流水段中被处理。其基本原理是利用时间并行性：虽然单个数据通过整个电路的总延迟没有减少（甚至因插入寄存器而略有增加），但由于多个数据在流水线中重叠操作，单位时间内完成处理的数据量（吞吐率）显著提高。理想情况下，一个k级流水线可以将吞吐率提高到非流水线设计的k倍。四、应用题（共40分）（一）计算题（10分）1.设计一个简单差分放大器，负载为理想电流源。已知：NMOS差分对管参数：=100μA/，(W（1）计算每个差分对管的偏置电流和（当输入共模电压合适，且差分输入=0时）。（2）计算该差分对的跨导。（3）计算该差分放大器的单端输出差分电压增益=/答案：（1）当=0=（2）MOS管饱和区跨导公式：==（或使用=2/，先求==（3）单端输出时，输出电阻为单个MOS管的输出电阻=1=单端输出差分电压增益为：=（若用分贝表示，约为54dB）。（二）分析题（15分）2.下图为一个典型的CMOS两级运算放大器结构（可文字描述：第一级为PMOS输入对管的差分放大器，带有NMOS有源负载，输出至第二级共源放大器的栅极；第二级为NMOS输入管，PMOS有源负载；包含一个连接在输出端和第二级输入端的米勒补偿电容）。已知：所有晶体管均工作在饱和区，忽略沟道长度调制效应（即λ=0）和体效应。第一级差分对的跨导为，第二级放大管的跨导为。第一级的输出电阻为，第二级的输出电阻为。米勒补偿电容为。（1）写出该运放低频时的开环电压增益的表达式。（2）采用米勒补偿后，该运放的主极点和次极点分别位于何处？请写出其表达式。（3）为了使该两级运放在单位增益反馈下稳定，需要满足什么条件？（通常称为“相位裕度条件”）答案：（1）低频开环电压增益为两级增益之积。第一级增益：=−第二级增益：=总增益：=·（2）采用米勒补偿后：主极点：主要由米勒电容在第一级输出端产生的等效电容≈与第一级输出电阻决定。≈次极点：位于第二级输出端，由和第二级输出节点总电容（负载电容）决定。≈（注：通常还有一个右半平面零点z=（3）单位增益反馈下，为了获得足够的相位裕度（通常>60°），需要使增益带宽积GBW=G即：或写作：≥这要求第二级的跨导足够大，以确保次极点被推到足够高的频率。（三）综合设计题（15分）3.请设计一个4位二进制异步计数器（纹波计数器），要求：（1）使用下降沿触发的T触发器构成（T端恒接高电平“1”即可实现计数功能）。（2）画出完整的电路逻辑图。（3）假设每个触发器的传输延迟为10ns，从时钟CLK输入到最低位触发器，到最高位触发器输出稳定，最坏情况下的总传播延迟是多少？这个延迟对该计数器的最高工作频率有何限制？（4）异步计数器的主要缺点是什么？在实际应用中，对于高速或高位数计数器，常采用什么结构替代？答案：（1）&（2）电路逻辑图（文字描述）：需要4个下降沿触发的T触发器，标记为F,F,F,外部时钟信号CLK连接至F的时钟输入端CLF的输出连接至F的时钟输入端CL。F的输出连接至F的时钟输入端CL。F的输出连接至F的时钟输入端CL。所有触发器的T输入端均接逻辑高电平（VDD或“1”）。每个触发器的复位端（如果需要）可根据设计连接。（3）最坏情况总传播延迟：在异步计数器中，高位触发器的时钟由低位的输出提供。因此，从时钟CLK的下降沿开始，到最高位输出稳定，需要经历4个触发器的串联延迟。最坏情况总延迟=4这个延迟限制了计数器的最高工作频率。为了保证下一个时钟沿到来前，所有触发器输出都稳定（避免误触发），时钟周期必须大于这个最坏情况延迟。即：>因此，最高工作频率<1（4）主要缺点及替代结构