数字逻辑与电路设计（新形态版） 习题参考答案汇 刘雪洁 2-10

习题参考答案（第2章）2.111117777ffff分别对应1540952.21）(101.1)2=(5.5)102）(101.1)8=(65.125)103）(101.1)12=(145.0833)104）(101.1)16=(257.0625)102.31）(78.8)16＝(120.5)102）(0.375)10＝(0.011)23）(65634.21)8＝(6b9c.44)164）(121.02)16＝(10201.0002)42.4a1a2a3a4a5a6a7中只需a6a7两位为0，其余位随意即可保证该二进制数能被4整除2.6+0.00101，－0.10000，－0.11011，+10101，－10000，－11111原码：0.00101001.10000001.1101100000101011001000010011111反码：0.00101001.01111111.0010011000101011110111111100000补码：0.00101001.10000001.00101000001010111110000111000012.7[x]原＝10101011，则[x]反

=11010100[x]反＝10101011，则[x]补=10101100

[x]补＝10101011，则[x]原=110101012.82.91）如[x]补=x0x1x2…xn，则=x0x0x1x2…xn-1.xn。所以，=00110100.1，=00011010.01，=11001110.1，=11100111.01。（2）如[x]补=x0x1x2…xn，[-x]补=。所以，=10010111，=01100011。2.10略2.11（1）否。如果x<0且y>0，则[x]补>[y]补。但显然x<y。（2）因为x<0，所以[x]补=2n+1+x，[x]原=2n-x；要使[x]补=[x]原，则2n+1+x=2n-x。从而可以得到：X=-2(n-1)。注意：因为-2n<x，所以x的数据位有n位，加上一个符号位为n+1位。所以，其补码为2n+1+x。2.12[x–(-16)]补=[x+16]补=[x]补+10000，若要x<-16，则[x–(-16)]补>1000000，即[x]补+10000>1000000。根据补码加法，则x1=0，x2~x5任意。或：[x]补=27+x，所以x=[x]补-27<-16，即11x1x2x3x4x5<112，因此x1x2x3x4x5<16。所以x1=0，x2x3x4x5任意。2.13数的范围：-32768~32767+256对应000000100000000对应00000000000000000－1对应11111111111111111－32768对应10000000000000002.141）(0101101111010111.0111)8421BCD＝(5997.7)10； 2）(359.25)10＝(011010001100.01011)余3； 3）(1010001110010101)余3＝(0111000001100010)8421BCD。2.15典型格雷码的编码规则为：所以：101010对应的格雷码为：11111110111011对应的格雷码为：11100110。2.16若海明码的结构为a4a3a2b3a1b2b1，试给出十进制数5的余3码的奇校验海明码答：1)根据公式且余3码对应的k=4，确定校验码位数r=3；2)设置校验位b1,b2,b3，将他们分别置于1，2，4码位上，并根据分组规则将它们分成3组，如下表所示：1234567S1b1a1a2a4S2b2a1a3a4S3b3a2a3a43)列出校验位的表达式（奇校验）：计算每组余3码相应的校验位值。对应的5的海明码表示为：0011000注意：不能把余3码转换成8421BCD码，然后再求其海明码。2.17该信息的海明码为：1011010。若接收端a3变为0，那么S3S2S1=110（因为a3对应的码位为6）。直接将第6位（即a3）取反即可。2.18根据ASCII码表对照字符串“DigitalLogic!”中每一个字符位对应的编码可得：“D”的ASCII值为68（十六进制为44H）；“i”的ASCII值为105（十六进制为69H）；“g”的ASCII值为103（十六进制为67H）；“i”的ASCII值为105（十六进制为69H）；“t”的ASCII值为116（十六进制为74H）；“a”的ASCII值为97（十六进制为61H）；“l”的ASCII值为108（十六进制为6CH）；“!”的ASCII值为33（十六进制为21H）。按照对应编码品质一起即可。第二章习题及答案2.1举例说明逻辑函数有哪些基本规则？2.2什么是最大项？什么是最小项？最大项、最小项有哪些性质？2.3试用列真值表的方法证明下列异或运算公式。（1） （2）（3） （4）（5）（6）（7）（8）答案

（1）​A0011（2）A0110（3）A0010（4）A0111（5）ABC0000000111010110110010011101001100011111（6）ABC0000000100010000110010000101111101111100（7）AB00111010001000011111（8）AB0000111001112.4用逻辑代数公理和定理证明：（1）（2）⊙（3）（4）（5）注：A⊙答案：（1）证明：=异或运算的定义=摩根律=交换律、分配律=重叠律、交换律=重叠律（2）证明：=异或运算的定义=同或运算的定义=分配律、摩根律=互补律=摩根律=分配律、互补律=吸收律=摩根律(3)证明：=摩根律=吸收律=分配律=互补律、0-1律=分配律、交换律=分配律、交换律（4）证明：互补律、0-1律=分配律、交换律=（5）证明：=结合律=分配律=互补律、0-1律=1互补律2.5写出下列表达式的对偶式：（1）（2）（3）（4）（5）答案：（1）答：（2）答：（3）答：（4）答：需要了解同或的对偶式为异或，异或的对偶式为同或。（5）答：2.6写出下列表达式的反函数：（1）（2）（3）（4）答案：（1）答：（2）答：（3）答：（4）答：2.7回答下列问题：（1）已知X+Y=X+Z，那么Y=Z。正确吗？为什么？（2）已知XY=XZ，那么Y=Z。正确吗？为什么？（3）已知X+Y=X+Z，且XY=XZ，那么Y=Z。正确吗？为什么？（4）已知X+Y=X·Y，那么X=Y。正确吗？为什么？答案：（1）已知X+Y=X+Z，那么Y=Z正确吗？为什么？答：不正确。若X=1，则Y，Z任意取值等式都成立。（2）已知XY=XZ，那么Y=Z正确吗？为什么？答：不正确。如X=0，则Y，Z任意取值等式都成立。（3）已知X+Y=X+Z，且XY=XZ，那么Y=Z正确吗？为什么？答：正确。因为X+Y=X+Z，则X=1或X=0且Y=Z。若X=1，则由XY=XZ可得Y=Z。（4）已知X+Y=XY，那么X=Y正确吗？为什么？答：正确。X只能取1或0。若X=1，则等式右边为1，左边为Y，因此，Y=1，可得X=Y；若X=0，则等式左边为Y，右边为0，因此，Y=0，可得X=Y。所以，成立。2.8用代数化简法化简下列函数：（1）（2）（3）（4）答案：答：（包含律）答：（分配率+01律+吸收率）答：（4）答2.9将下列函数表示成为“最小项之和”形式及“最大项之积”形式：（1）（2）（3）（4）答案：答：方法一：在卡诺图上画0，或者在公式上展开：AB/CD00011110000000100011001000注意：最大项：编号取值使其为0，比如ABCD，0000取值使其为0，所以编号就是0。最小项：编号取值使其为1，比如ABCD，1111取值使其为1，所以为15。最大项之积：M最小项之和：m(5,6,7,13,14,15)方法二：先化简下，变成BC+BD，再画卡诺图。AB/CD0001111000101111111011最小项之和：m(5,6,7,13,14,15)最大项之积：M（2）-（4）过程略，答案如下：（2）最小项：m(0,2,3,4,6)最大项：M（3）最小项：m(1,3,4,5,6,7,9,10,11,12,13,15)最大项：M（4）最小项：m(1,3,5,9,10,13,15)最大项：M2.10用卡诺图化简下列函数，并写出最简与或表达式和最简或与表达式：（1）（2）（3）（4）（5）答：以下都是行ab列cd（1）挺简单的，没啥可化简的00011110011110001111000111011111111110111化简后：最小项和最大项：0001111000110111111111111011化简后：最小项和最大项：000111100011011111111011化简后：最小项和最大项：（5）00011110001101111111110化简后：最小项和最大项：2.11用卡诺图化简下列函数，并转化为最简与非-与非式。（1）（2）（3）（4）答案：提示：化简成最简的与或表达式，然后非非，用德摩根。以下答案都是行ab列cd没什么可化简的0001111001111000111100000111110先展开00011110001110111111011（4）00011110000111111111111011112.12对于互相排斥的一组变量A、B、C、D、E（即任何情况下，A、B、C、D、E不可能有两个或两个以上同时为1），试证明，，，，。答：为例证明，其他雷同。2.13用卡诺图化简具有无关项的逻辑函数为最简与或形式。（1）（2），约束条件为AB+CD=0（3），约束条件为ACD+BCD=0（4）答案：以下答案都是行ab列cd带无关项的卡诺图：00011110001dd01dd111d11101dd，约束条件为AB+CD=0带无关项的卡诺图：00011110001d0111d11dddd101d，约束条件为ACD+BCD=0000111100011101111111ddd1011110001111000d101d1111d11011d3.1（1）F1=A+B(C+D)F2=AB+C（2）(a)输出电压为0V；(b)输出电压为3.6V3.2F1的输出波形序列为：01010111010；F2的输出波形序列为：000110011003.3Y1为与门；Y2为与非门3.4(a)改为负逻辑，需要把原真值表0、1互换如下表，则负逻辑下Y=A+BABY111101011000(b)改为负逻辑，需要把原真值表0、1互换如下表，则负逻辑下Y=ABABY1111000100003.5（1）令硅管VCES=0.3VVI<2v时截止；VI>2.937v时饱和（2）当VI=0V时，由于VBB作用肯定使得VBE<0，使得三极管工作在截止状态下，这时IC=IB=0,Vo=VCC=5V当VI=5V时,则三极管工作在饱和状态，这时Vo≈VCES=0.3V3.6（1)设VCES=0.3V （2）3.7四个门电路两个输入都是接5V为高电平逻辑1，另一个输入通过电阻接地为逻辑0，则V01和V03与非门输出高电平为逻辑1，V01=V03=3.6V；V02和V04或非门输出低电平为逻辑0，V02=V04=0.3V3.8输入低电平电流小，对前级门电路负载较小，从而能驱动更多后级电路，提高扇出系数。3.9把与非门多余输入端并联使用，相当于增加了前级与非门的负载，当前级输出高电平时，前级拉电流负载增大，在一定程度上影响前级与非门驱动能力，但不会改变前级与非门的逻辑功能。3.10TTL与非门输出连在一起，当一个门输出为高电平，另一个为低电平时，两个输出管之间会形成一个低阻抗通路，产生很大电流，时间长了会烧坏与非门；OC门为集电极开路门，其输出外接上拉电阻RL，只要有一个OC门输出为低电平，VCC通过RL流经低电平输出管饱和导通，使得输出点钳位为低电平，只有所有OC门输出都为高电平，VCC通过RL到达的输出点才会被拉高，输出高电平，实现“线与”功能。3.11多个三态门输出可以连在一起集中控制，但在任意时刻只能有一个三态门处于工作态，其余三态门应处于高阻态来避免输出冲突，从而实现在总线上分时传输不同门输出信号功能。3.12低电平输出时扇出系数：NOL=IOL/IIL=15高电平输出时扇出系数：NOH=IOH/IIH=25扇出系数取最小值N=NOL=15，又因为下级与非门三输入并联，则可驱动5个与非门。3.13令VCC=10V考虑最严重情况只有一个OC门导通其他OC门截止时，这时OC门输出低电平则外接电阻取值范围为905-9140kΩ3.143.15（1）不能并联使用，见3.10题解。（2）能并联使用，见3.10题解。（3）在特点条件下可以并联使用，见3.11题解。（4）不能并联使用，和（1）情况类似。（5）在特点条件下可以并联使用，和（3）情况类似。（6）能并联使用，和（2）情况类似。3.16（1）为保证输出高电平3.6V（2）3.17（1）与非门输出不能直接驱动三极管基极，TTL门输出电流无法提供三极管合适基极电流，可能导致三极管工作状态不正常。（2）TTL门不允许输出连在一起实现线与，见3.10题解。（3）与非门输入电阻R接地，相当于输入低电平，使得输出永远为1，无法完成AB的与非操作。5.1将下列函数简化，并用“与非”门和“或非”门画出逻辑电路图。（1）F(A,B,C)=（2）F(A,B,C)=（3）F(A,B,C,D)=+++（4）F(A,B,C,D)=++（1）答：卡诺图为：卡诺图圈1形成与非-与非式：卡诺图圈0形成或非-或非式：（2）答：卡诺图为：卡诺图圈1形成与非-与非式：卡诺图圈0形成或非-或非式：(3)答：卡诺图为：0000011110CDAB011110001111111111F110000卡诺图圈1形成与非-与非式：卡诺图圈0形成或非-或非式：（4）答：卡诺图为：0000011110CDAB01111000111111F1000000000卡诺图圈1形成与非-与非式：卡诺图圈0形成或非-或非式：5.2将下列函数简化，并用“与或非”门画出逻辑电路图。（1）F(A,B,C)=AB+(+)C（2）F(A,B,C,D)=(1)答：卡诺图为：001CAB011110001111F0000卡诺图圈0形成反函数的与或式，再转换为与或非式：（2）答：卡诺图为：0000011110CDAB01111000111111F1111000000卡诺图圈0形成反函数的与或式，再转换为与或非式：5.4试分析图5.63所示的码制转换电路的工作原理。答：①写出逻辑表达式②列出真值表B3B2B1B0G3G2G1G000000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000③由真值表可以发现，任意相邻的两个代码之间只有一位不同，而其余各位均相同。因此，上述逻辑电路的功能是把一个四位二进制数转换成了Gray码。5.5当输入变量取何值时，图5.64中各逻辑电路图等效。答：当A=0，B=0或者A=1，B=1时三个电路都输出0，也就是当AB相同时三个电路等效。5.6假设x为8421BCD码，写出下列问题的判断条件：（1)5＜x≤13；（2）1≤x≤9。答：①根据判断条件，x应为4位二进制码。设x为ABCD，当两个条件分别成立时，相应F1、F2输出1，则建立真值表。ABCDF1F2000000000101001001001101010001010101011011011111100011100111101010101110110010110110111000111100②画出F1、F2对应的卡诺图，进行化简。0000011110CDAB0111100011111111F1由此可得，0000011110CDAB01111000111111111F2由此可得，5.7设二进制补码[x]补＝x0.x1x2x3x4，分别写出下列要求的判断条件：

（1）≤x或x＜－；

（2）≤x＜或－≤x＜－；

（3）1/8≤x＜或－≤x＜－；

（4）0≤x＜或－≤x＜0。答：根据补码定义，若x>y且x、y同号，则[x]补>[y]补。x0符号位，小数点在x0后。因此：（1）（x0=0，x1=1）或（x0=1且x0.x1x2x3x4<1.1即x0=1且x1=0） 因此，F=x0⊕x1。（2）（0.01≤[x]补<0.1，所以x0=0∧x1=0∧x2=1）或（1.1≤[x]补<1.11，所以x0=1∧x1=1∧x2=0） 因此，（3）（0.001≤[x]补<0.01，所以x0=0∧x1=0∧x2=0∧x3=1）或（1.11≤[x]补<1.111，所以x0=1∧x1=1∧x2=1∧x3=0） 因此，（4）（0.0000≤[x]补<0.001，所以x0=0∧x1=0∧x2=0∧x3=0）或（1.111≤[x]补<2，所以x0=1∧x1=1∧x2=1∧x3=1）因此，5.8假定X=AB代表一个两位二进制正整数，用“与非”门设计满足如下要求的逻辑电路（Y也用二进制数表示）。（1）Y=X2（2）Y=X3答：（1）设Y=Y3Y2Y1Y0，建立真值表ABY3Y2Y1Y0000000010001100100111001（2）设Y=Y4Y3Y2Y1Y0，建立真值表ABY4Y3Y2Y1Y00000000010000110010001111011（图略）5.9设计一个一位8421BCD码十进制数乘以5的组合逻辑电路，电路的输出也为8421BCD十进制数。答：①因为输出需要两位8421BCD码，设输出为Y3Y2Y1Y0Z3Z2Z1Z0，建立真值表：ABCDY3Y2Y1Y0Z3Z2Z1Z00000000000000001000001010010000100000011000101010100001000000101001001010110001100000111001101011000010000001001010001011010dddddddd1011dddddddd1100dddddddd1101dddddddd1110dddddddd1111dddddddd（图略）5.10设计一个组合电路，输入为一位并行的8421BCD码十进制数，输出为该一位十进制数4舍5入的舍入进位。答：①设x为ABCD，有进位时F输出1，则建立真值表：ABCDF000000001000100001100100001011011010111110001100111010d1011d1100d1101d1110d1111d②用卡诺图进行化简：0000011110CDAB011110001d1Fddddd111（图略）5.11自选门电路设计：比较两个四位二进制数A和B的电路，要求当A=B时，输出F＝1。答：设4位二进制数A和B为A3A2A1A0和B3B2B1B0，则判A和B相等函数F为：F=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)（图略）5.12设计一个能接收两位二进制Y=y1y0，X=x1x0，并输出Z=z1z2的逻辑电路。当Y=X时，Z=11，当Y>X时，Z=10，当Y<X时，Z=01。用“与非”门实现该逻辑电路。答：①根据逻辑要求，建立真值表。y1y0x1x0z1z0000011000101001001001101010010010111011001011101100010100110101011101101110010110110111010111111②画出z0、z1对应的卡诺图，进行化简。0000011110x1x0y1y0011110001111111111z0由此可得，。0000011110x1x0y1y0011110001111111111z1由此可得，。③根据要求的逻辑门类型，进行转换并画出逻辑电路图。根据上述与非形式，可以用与非门实现该逻辑电路。（图略）5.13已知[x]原=x0x1x2，试设计一个逻辑电路，以原码作为输入，要求：当AB=01时，输出反码；当AB=10时，输出补码。答：①根据逻辑要求，建立真值表。ABx0x1x2y0y1y201000000010010010101001001011011011001110110111001110101011111001000000010001001100100101001101110100000101011111011011010111101②画出y0、y1、y2对应的卡诺图，进行化简。001x0x1x201111000y0(AB=01)111101x0x1x201111000y0(AB=10)111所以，和的处理方法同上。001x0x1x201111000y1(AB=01)111101x0x1x201111000y1(AB=10)1111所以，001x0x1x201111000y2(AB=01)111101x0x1x201111000y2(AB=10)1111所以，根据上述y0、y1、y2的函数表达式，可画出相应的逻辑电路图（略）。5.14设计一个8421BCD码十进制数对9的变补电路。要求：写出真值表；给出最简逻辑表达式；画出电路图。答：①根据逻辑要求，建立真值表。ABCDF1F2F3F4000010010001100000100111001101100100010101010100011000110111001010000001100100001010dddd1011dddd1100dddd1101dddd1110dddd1111dddd②画出F1、F2、F3和F4对应的卡诺图，进行化简。0000011110CDAB011110001d1F1ddddd所以，。0000011110CDAB011110001d1F2ddddd11所以，0000011110CDAB011110001d1F3ddddd11所以，。0000011110CDAB011110001d1F4ddddd111所以，。电路图略。5.15用与非门设计一个将2421码转换成8421BCD码的转换电路。答：设4位2421码表示为A3A2A1A0，使用表1.1所示编码方式，8421码表示为Y3Y2Y1Y0，建立真值表：A3A2A1A0Y3Y2Y1Y000000000000100010010001000110011010001000101dddd0110dddd0111dddd1000dddd1001dddd1010dddd1011010111000110110101111110100011111001②画出Y0、Y1、Y2、Y3对应的卡诺图，进行化简。0000011110CDAB01111000dY311ddddd0000011110CDAB01111000dY2ddddd11110000011110CDAB01111000dY1ddddd11110000011110CDAB01111000dY0ddddd111115.16用与非门设计一个将余3码转换成七段数字显示器代码的转换电路。答：设4位余三码表示为ABCD，建立真值表：ABCDabcdefg0000ddddddd0001ddddddd0010ddddddd001111111100100011000001011101101011011110010111011001110001011011100110111111010111000010111111111110011110111101ddddddd1110ddddddd1111ddddddd卡诺图化简：0000011110CDAB01111000d111dd10d1a0111dd0000011110CDAB01111000d111dd11d1b1100dd0000011110CDAB01111000d111dd01d1c1111dd0000011110CDAB01111000d011dd10d1d0111dd0000011110CDAB01111000d011dd10d0ec0001dd0000011110CDAB01111000d011dd01d0f0111dd0000011110CDAB01111000d010dd11d1g0111dd5.17设计一个组合逻辑电路，其输入为三位二进制数A=A2A1A0，输出也为一个三位二进制数Y=Y2Y1Y0。当A的值小于2时，Y=0；当2≤A＜5时，Y=A+3；当A＞5时，Y=A-3。要求用与非门实现该电路。答：①根据逻辑要求，建立真值表。A2A1A0Y2Y1Y0000000001000010101011110100111101ddd110011111100②画出Y0、Y1、Y2对应的卡诺图，进行化简。A2A2A1Y200101101A000101101A0101101d111d111所以，。001A0A2A101111000Y111d1AA0A2A101111000Y000111101110d1d1所以。上述表达式已经进行了适当的转换，可以很方便地用与非门来实现。电路图略。5.18一组合电路有4个输入A、B、C和D（表示4位二进制数，A为最高位，D为最低位），两个输出为X和Y。当且仅当该数被3整除时，X=1；当且仅当该数被4整除时，Y=1。求出X和Y的逻辑函数，画出最简逻辑电路。答：①根据逻辑要求，建立真值表。ABCDXY000000000100001000001110010001010100011010011100100001100110101000101100110000110100111000111110②画出X、Y对应的卡诺图，进行化简。0000011110CDAB0111100011X110000011110CDAB011110001Y15.19试设计一个宠物饮水自动添水装置，通过传感器监测水位高度。水位高度用0-9格来表示。当水位高度不低于5格时，表示水量充足，不需要添水，指示灯为绿色；当水位处于2-5格之间时，表示水位已不足，指示灯变为黄色；水位低于2格时，表示缺水，红色指示灯亮。水位为0时，自动加水到满格。试用或非门设计此报警器的控制电路。答：设用4位二进制数ABCD来表示水位高度；G表示绿色指示灯，Y为黄色指示灯，R为红色指示灯，灯亮为1，不亮为0。则真值表可表示为：ABBDGYR00000010001001001001000110100100010010110001101000111100100010010011001010ddd1011ddd1100ddd1101ddd1110ddd1111ddd卡诺图化简：0000011110CDAB01111000ddd111Gd11dd000000000011110CDAB01111000ddd111Yddd00000000000011110CDAB01111000ddd000Rddd1100000（图略）5.20判断下列电路是否存在冒险，并消除可能出现的冒险。（1）F3(A,B,C,D)=++ACD+（2）F4(A,B,C)=(A+)(+)（1）答：0000011110CDAB011110000010111101F30100104个卡诺圈相切处都会出现“0”态冒险，可增加虚线冗余与项卡诺圈AD消除竞争冒险，则（2）答：0000011110CDAB011110000000000000F40d00d02个卡诺圈相切处都会出现“1”态冒险，可增加虚线冗余或项卡诺圈消除竞争冒险5.21用一片四选一数据选择器74LS153和适当的门电路设计一个可控的一位全加器/全减器，K=0时实现全加器功能，K=1时实现全减器功能。答：设输入变量有：K为控制端，Ai为被加数或被减数，Bi为加数或减数，Ci-1为低位的进位或借位，输出函数为Si为本位和或差，Ci为向较高位的进位或借位。则真值表如下：AiBiCi-1KSiCi0000000001000010100011110100100101110110010111011000101001101010011011001100011101001110111111110000011110Ci-1KAiBiBi011110000001101010Si1011010000011110Ci-1KAiBiBi011110000101101101Ci0100015.22用一片译码器74LS138和适当的门电路设计一个可控的一位全加器/全减器，K=0时实现全加器功能，K=1时实现全减器功能。答：设输入变量有：K为控制端，Ai为被加数或被减数，Bi为加数或减数，Ci-1为低位的进位或借位，输出函数为Si为本位和或差，Ci为向较高位的进位或借位。则真值表为：KAiBiCi-1SiCi000000000110001010001101010010010101011001011111100000100111101011101101110010110100111000111111习题66.1按逻辑功能划分触发器有哪些种类型？说明各自的逻辑功能并写出它们的特征方程。答：分为R-S触发器、D触发器、JK触发器和T触发器。其中的R-S触发器又称为置位-复位触发器，特征方程为：，JK触发器的特征方程为：D触发器又称为延迟触发器，其特征方程为：T触发器又称为翻转触发器，其特征方程为：6.2什么是电平触发式触发器？说明电平触发式触发器的工作特点及应用场合。答：电平触发式触发器是一种同步触发器，其状态的改变由时钟信号的电平（高电平或低电平）决定，而不是由时钟信号的边沿（上升沿或下降沿）决定。也就是说，当控制信号（时钟信号）处于有效电平（高电平或低电平）时，触发器的输出会随着输入信号的变化而变化；当时钟信号处于无效电平时，触发器的状态保持不变。电平触发式触发器通常用于：数据的同步与占内存、简单的状态保持、多路数据的选择与控制以及配合其他电路的设计中。电平触发式触发器的特点：优点：结构简单，易于实现；在时钟信号有效期间，输出实时跟随输入。缺点：容易发生空翻现象，导致电路可靠性下降；对时钟信号的电平稳定性要求较高。6.3什么是主从触发式触发器？说明主从触发式触发器的工作特点及应用场合。答：主从触发式触发器是一种由两个电平触发式触发器（主触发器和从触发器）组成的同步触发器。它通过将时钟信号分为两个阶段（主触发阶段和从触发阶段），利用主触发器和从触发器的配合工作，避免了普通电平触发式触发器的“空翻”现象。主从触发式触发器的状态变化发生在时钟信号的特定边沿（通常是下降沿或上升沿），因此它本质上是一种边沿触发的触发器。优点：避免空翻；边沿触发；抗干扰能力强。缺点：一次翻转问题；结构复杂。应用场合：计数器和分频器、寄存器和一位寄存器、同步时序电路、数字信号处理和控制电路等。6.4什么是边沿触发式触发器？说明边沿触发式触发器的工作特点及应用场合。答：边沿触发式触发器是一种数字电路中的基本存储元件，其状态的改变仅发生在时钟信号的边沿​（上升沿或下降沿）时刻，而不是在整个时钟周期内。与电平触发式触发器不同，边沿触发式触发器对时钟信号的电平状态不敏感，只有在时钟信号的特定边沿到来时，触发器才会根据输入信号更新其输出状态。边沿触发式触发器是目前数字电路设计中最常用的触发器类型，因为它能够有效避免电平触发式触发器的“空翻”现象，并且具有更高的可靠性和抗干扰能力。优点：避免空翻；抗干扰能力强；适合同步电路设计。缺点：对时钟信号要求较高6.5逻辑电路如图6.24所示。试分析该电路的逻辑功能，并给出逻辑功能的真值表。答：这是一个与由与或非门构成的基本R-S触发器。答案解析：图6.24习题6.5逻辑电路图≥1&≥1&Q图6.24习题6.5逻辑电路图≥1&≥1&QRSCPCPSR图6.25习题6.6波形图6.7假设给出的主从J-K触发器的输入波形如图6.26所示，并假设初始状态为0，试画出Q及端的波形。CPCPJK图6.26习题6.7波形图6.8写出图6.27所示的各触发器的次态方程。DDCPQQDCPQQTCPQQTCPQQJCPQQKJCPQQK图6.27习题6.8逻辑电路图6.9有一触发器的电路结构和输入波形如图6.28所示，试给出该触发器的状态转移真值表，写出其特征方程。&&1&&CPXQ图6.28习题6.9逻辑电路图答案解析：6.10用J-K触发器实现D和T触发器的逻辑功能，画出相应的逻辑电路图。6.11用D触发器实现J-K和T触发器的逻辑功能，画出相应的逻辑电路图。6.12用T触发器实现D和J-K触发器的逻辑功能，画出相应的逻辑电路图。y1习题7y17.1试总结同步时序逻辑电路的特点，它与组合逻辑电路有什么不同？答：在同步时序逻辑电路中有一个公共的时钟信号，电路中各记忆元件受它统一控制，只有在该时钟信号到来时，记忆元件的状态才能发生变化，从而使时序电路的输出发生变化，而且每来一个时钟信号，记忆元件的状态和电路输出状态才能改变一次。区别：组合逻辑电路在任何时刻所产生的稳定输出仅取决于该时刻电路的输入，而时序逻辑电路任何时刻所产生的输出，不仅取决于该时刻电路的输入，还与电路过去的输入有关。7.2说明同步时序逻辑电路分析和设计的步骤，其中各步骤要解决的问题和应该注意的问题是什么？答：同步时序电路的分析步骤可归纳如下：（1）根据给定的时序逻辑电路，列出输出函数和激励函数表达式。（2）建立状态转移真值表或列出次态方程。建立状态转移真值表，表中为所有可能的输入组合下构成存储电路的各触发器的激励状态；列次态方程是将激励函数代入所选触发器的次态方程中，得到构成存储电路的所有触发器的次态方程组。（3）作出时序电路的状态表，并画出状态图。表格法根据不同输入组合下激励状态及触发器的功能求其相应的次态；而方程法由次态方程组求出电路在各输入组合下的次态。（4）用文字和时间图描述电路的逻辑功能和工作过程。要给出典型的外部输入序列和初始状态。同步时序逻辑电路设计的步骤：（1）根据同步时序逻辑电路的文字描述或设计要求，确定输入量和输出量，形成电路的输入、输出及状态间的关系，得到原始状态图和原始状态表；（2）在已经建立的原始状态表的基础上，进行状态化简，消去多余状态，得到最小化状态表或最简化的状态转换图；（3）针对最小化状态表进行状态分配，把最小化状态表的每个状态进行二进制代码化，，其目的是与触发器所表示的状态对应起来；（4）选择合适的存储器件；（5）通过卡诺图化简并确定触发器控制函数和输出函数；（6）依据控制函数，输出函数表达式画出逻辑电路图。若在状态编码中存在多余状态，就要进行自启动检查。若电路不能自启动，需要修改触发器控制函数，进而修改触发器状态转移方程，完成时序电路相应的修改。7.3什么是等效状态？什么是相容状态？如何判断状态的等效或相容？答：等效状态：若时序逻辑电路完全给定状态表中的两个状态，将所有可能的输入序列输入到该电路，各自所得到的输出序列完全相同，则称这两个状态为等效状态。状态等效的判定：假定完全给定原始状态表中的两个现态，其等效的条件可归纳为在输入的各种取值组合下：（1）它们的输出完全相同；并且（2）它们的次态满足下列条件之一，即①次态相同；②次态交叉（S1和S2互为对方的次态）；③次态循环；④次态等效。相容状态：在不完全给定的状态表中，假设两个状态，如果对于所有的有效输入序列，从状态出发，得到的相应输出序列（除了不确定的输出外）是完全相同的，那么这两个状态就是相容的，是相容状态对。状态相容的判定：（1）在所有可能的输入条件下，如果两个状态的输出相同或者其中一个（或两个）状态的输出为任意项；且（2）它们的次态满足下列条件之一，即①次态相同；②次态交叉；③次态循环；④其中一个（或两个）状态的次态为任意状态；⑤次态相容，则这两个状态是相容的。7.4什么是电路的自恢复功能？如何检查电路的自恢复功能？答：一般情况下，如果电路在输入和时钟的作用下能够从无效状态进入有效状态，则电路称为具有自恢复功能，否则称为“挂起”。电路一旦进入无效状态，除了需要进行“挂起”检查，还要检查是否会产生错误输出信号。一旦发现所设计的电路存在“挂起”现象或错误输出时，就必须对电路进行修改，否则所设计的电路的工作可靠性不能得到保证，甚至将可能影响电路的正常工作。7.5某一电路有一个输入端x和一个输出端Z。当x连续出现3个“0”或2个“1”时，输出Z=1，且第4个“0”或第3个“1”使输出Z=0。试作出该电路的同步时序逻辑电路的原始状态图和原始状态表。答：Mealy型原始状态图为：SS0S1S3S41/00/00/00/01/1S2S50/0S3S31/00/1S11/0S11/00/0S3S11/0Sx/ZMealy型原始状态表为：现态次态/输出x=0x=1S0S3/0S1/0S1S3/0S2/1S2S3/0S1/0S3S4/0S1/0S4S5/1S1/0S5S3/0S1/07.6已知状态表如表7.50所示，作出相应的状态图。表7.50习题7.6的状态表现态次态/输出x1x2=00x1x2=01x1x2=11x1x2=10AA/0B/0C/0D/0BB/0C/1A/0D/1CC/0B/0D/0D/0DD/0A/1C/0C/0答:状态表为Mealy型原始状态表，作Mealy型原始状态图如下：现态现态11/000/000/0ABD10/001/0C01/110/111/010/0,11/000/000/001/010/0,11/001/1x1x2/输出7.7试分析图7.64所示的同步时序逻辑电路，试写出该电路的激励函数和输出函数表达式，作出状态图和状态表，并说明该电路的逻辑功能。&&“1”K1J1y1K2J2J3K3CP1CP2CP3y2y3CP图7.64习题7.7逻辑电路图答：1）激励函数表达式：J1=K1=1；J2=K2=y1；J3=K3=y1y2该电路是Moore型电路，状态变量就是电路的输出。可不必单独列出输出函数。2）建立状态表：现态次态y3y2y1y3n+1y2n+1y1n+10000010010100100110111001001011011101101111110003）作出状态图：110110111000001010011100101该电路为一个模8加1计数器。7.8试分析图7.65所示的同步时序逻辑电路，试写出该电路的激励函数和输出函数表达式，作出状态图和状态表，并说明该电路的逻辑功能。图7图7.65习题7.8逻辑电路图y1Zy2T2CP2T1CP1y1y2&&xCPZ答：1）列激励函数表达式：T2=xy1；T1=x；Z=xy2y12）列次态方程：；3）列出状态表：y2y1y2n+1y1n+1/Zx=0x=10000/001/00101/010/01010/011/01111/000/1作出状态图：yy2y10/00/00001111/11/0101/00/00/01/0x/Z4）该电路为电路是一个由信号x控制的二进制计数器，CP为计数脉冲。当x=0时停止计数，电路状态保持不变；当x=1时，在CP上升沿到来后电路状态值加1。一旦计数到11状态，Z输出1，且电路状态将在下一个CP上升沿回到00。输出信号Z的可用于触发进位操作。该电路亦可作为序列信号检测器，用来检测同步脉冲信号序列x中1的个数，一旦检测到四个1状态（这四个1状态可以不连续），电路输出Z出现一次从1到0的跳变。7.9图7-66为一个串行加法器逻辑框图，试作出其状态图和状态表。全加器全加器DCCSQyxCP图7.66习题7.9逻辑电路框图答：1）状态图为：00100/001/110/111/000/111/101/010/0Qxy/S2）状态表为：输入xy现态C次态/输出Q(Cn+1)/S0000/00100/11000/11101/00010/10111/01011/01111/17.10简化表7.51所示的完全给定的状态表。表7.51习题7.10的完全给定状态表现态次态/输出x=0x=1AE/0D/0BA/1F/0CC/0A/1DB/0A/0ED/1C/0FC/0D/1GH/1G/1HC/1B/1答：1）作隐含表，寻找等效状态对:BCDBEEADCFFADGHCHBGABCDEFG AD->BE->AD-√->CF->AD可得等效状态对为(A,D),(B,E),(C,F)2）令A=(A,D),B=(B,E),C=(C,F),进一步可得化简后状态表：现态次态/输出x=0x=1AB/0A/0BA/1C/0CC/0A/1GH/1G/1HC/1B/17.11简化表7.52所示的不完全给定的状态表。表7.52习题7.11不完全给定状态集现态次态/输出x=0x=1AD/dC/0BD/1E/dCd/dE/1DA/0C/dEB/1C/d答：1）作隐含表，寻找相容状态对:BCEC√D√CEEBDBDCE√ABCDAB->CE->√；AE->BD->X;BE->CE->√;BE->BD->X;CD->CE->√可得相容状态对为(A,B),(A,D),(B,C),(C,D),(C,E)2）做状态合并图：AABCDE按最小覆盖原则选取最大相容类为(A,B),(C,D),(C,E)，做最小闭合覆盖表：相容类覆盖闭合ABCDEx=0x=1AB√√DCECD√√AAACECE√√BCE相容类(A,B),(C,D),(C,E)能满足最小闭覆盖的要求。令A=(A,B),B=(C,D),C=(C,E),进一步可得化简后状态表：现态次态/输出x=0x=1AB/1C/0BA/0C/1CA/1C/17.12某同步时序逻辑电路的状态图如图7-67所示。使用JK触发器实现该逻辑电路。00001001111/01/01/00/00/01/00/10/1说明：

状态变量为y2y1

输入/输出为x/Z图7.67习题7.12逻辑电路图答：1）根据状态图，作状态表y2y1y2n+1y1n+1/Zx=0x=10010/000/00110/101/01100/111/01000/011/0求输出函数和激励函数yy2y1x000111100110010011y2n+1y2y1x000111100100000111y1n+1y2y1x000111100101100000Z可得：由此可得：3）电路图略。7.13设计一个1011序列检测器，已知典型输入输出序列为：输入：001011011101011110输出：000001001000001000答：1）作出原始状态图和状态表。SS0S11/00/0S20/01/0S31/0S41/10/00/00/01/0状态表：现态次态/输出x=0x=1S0S0/0S1/0S1S2/0S1/0S2S0/0S3/0S3S2/0S4/1S4S2/0S1/02）状态化简找出最大等效类：（S0）、（S1，S4）、（S2）、（S3）;以a代表（S0），b代表（S2），c代表（S3），d代表（S1，S4），则最小化状态表为:现态次态/输出x=0x=1aa/0d/0ba/0c/0cb/0d/1db/0a/03）状态编码根据状态分配必须遵循的基本原则：（1）a、b相邻；c、d相邻；a、c相邻；（2）a、d相邻；a、c相邻；b、d相邻；a、b相邻；（3）a、b相邻；a、d相邻；b、d相邻；（4）a应分配为逻辑0。所以，编码方案如下：yy1y20101abcd对应的二进制状态表为：现态y2y1次态/输出（y2n+1y1n+1/输出）x=0x=10000/011/00100/010/01001/011/11101/000/04）确定激励函数和输出函数：选用D触发器或或xy2y10010010111xy2y10010010111xy2y10010010111D2D1Z000011100011101000000001所以：；5）逻辑电路图略。7.14设计一个代码检测器，电路从低位到高位串行输入余3码，当输入出现非法数字时，电路输出Z=0，否则输出Z=1。答：1）作出原始状态图和状态表。JJDAB1/00/0CEK0/00/01/01/0HI0/01/0NFGO0/00/01/01/0LM0/01/00/11/00/01/00/11/00/01/10/11/00/01/10/01/00/01/1状态表：现态次态/输出现态次态/输出x=0x=1x=0x=1AB/0C/0IA/0A/0BD/0E/0JA/1A/0CF/0G/0KA/0A/1DH/0I/0LA/1A/0EJ/0K/0MA/0A/1FL/0M/0NA/0A/0GN/0O/0OA/0A/1HA/1A/02）状态化简，隐含图略。找出最大等效类：（E，F）、（I，N）、（K，M，O）、（H，J，L）;A，B，C，D，G不变，另E=（E，F）;I=（I，N）；K=（K，M，O）；H=（H，J，L），则最小化状态表为:现态次态/输出x=0x=1AB/0C/0BD/0E/0CE/0G/0DH/0I/0EH/0K/0GI/0K/0HA/1A/0IA/0A/0KA/0A/13）状态编码：根据状态分配必须遵循的基本原则：（1）H，I，K相邻；（2）B，C相邻；D，E相邻；E，G相邻；H，I相邻；H，K相邻；I，K相邻；（3）A，B，C，D，E，G相邻；（4）A应分配为逻辑0；所以，编码方案如下：QQ3Q2Q1Q00001111000AK01BI11CH10DEG对应的二进制状态表为：Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1/Zx=0x=100000001/00011/000010010/00110/000110110/01110/000100111/00101/001100111/00100/011100101/00100/001110000/10000/001010000/00000/001000000/00000/14）确定激励函数和输出函数：选用D触发器，没使用无关项，故无关状态可自启动到0000可得：；5）逻辑电路图略。7.15设计一个同步时序逻辑电路，该电路能对两个二进制数X=x1,x2…,xn和Y=y1,y2,…,yn进行比较。其中，X，Y为串行输入。比较从x1，y1开始，依次进行到xn，yn。电路有两个输出端Zx，Zy。若比较结果X>Y，则Zx为1，Zy为0；若X<Y，则Zy为1，Zx为0；若X=Y，则Zx和Zy都为1。要求用尽可能少的状态数作出状态图和状态表，并用尽可能很少的逻辑门和触发器来实现。答：两个数进行比较时，先比较高位，然后比较低位。若xi=yi=0或1，两个输出Zx=1且Zy=1，还应比较低一位；若所有位的数都相等，最后输出Zx=1且Zy=1，表示比较结果X=Y。比较过程中若出现某一位数不等，则比较结束。xi＞yi时输出Zx=1且Zy=0，比较结果X＞Y；xi＜yi时输出Zx=0且Zy=1，比较结果X＜Y。因要求用尽可能少的状态数作出状态图和状态表，并作尽可能少的逻辑门和触发器来实现，故采用Moore型电路，用两个D触发器，这两个触发器的输出就是电路的输出，其中y2表示Zy，y1表示Zx。用A、B、C三个状态分别表示X=Y、X＜Y、X＞Y。状态图和状态表如下：令A=11,B=01,C=10,得二进制状态表。y2y1y2n+1y1n+1x1x2=00x1x2=01x1x2=11x1x2=1000dddddddd010101010111110111101010101010采用D触发器，经卡诺图化简得激励方程：;所设计的同步时序逻辑电路为：7.16设计一个具有下述特点的计数器：（1）计数器有两个控制输入C1和C2，C1用以控制计数器的模数，而C2用以控制计数器的加减；（2）如C1＝0，则计数器为模3计数；如C1＝l，则计数器为模4计数；（3）如C2＝0，则计数器为加1计数；如C2＝1，则计数器为减1计数。答：模3计数器选00、01、10三个状态。则其状态表为：现态y1y0次态y1n+1y0n+1Mod3+1C1C2=00Mod3-1C1C2=01Mod4-1C1C2=11Mod4+1C1C2=100001101101011000001011dddd10001000010111采用D触发器，经卡诺图化简得激励方程：电路图略。7.17分析图7.68所示的计数器电路，画出电路的状态转换图，并说明在M=1和M=0时各为几进制的计数器。计数器74LS161的功能表如表7.10所示。图7图7.68习题7.17计数器逻辑图MY进位输出1CLK&EPETCPOcQ0Q1Q2Q3D0D1D2D374LS1611答：M=0时，D3D2D1D0=0010，当Q3Q2Q1Q0=1001时74LS161重新置数D3D2D1D0=0010，所以计数从0010到1001，为八进制计数器。M=1时，D3D2D1D0=0100，当Q3Q2Q1Q0=1001时74LS161重新置数D3D2D1D0=0100，所以计数从0100到1001，为六进制计数器。7.18分析图7.69所示移位型计数器，试画出电路的状态转换图，并说明实现的是几进制计数器，能否自启动。CPCPQ1Q2Q0DCDC&1DC1DC=1DCC1图7.69习题7.18移位型计数器逻辑图Q3答：1）列激励函数：D0=Q3⊕Q2；D1=Q0；D2=Q1；D3=Q22）列状态表：Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+1Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+100000001001000110100010101100111000000100100011010011011110111111000100110101011110011011110111100010011010101111000101011001110根据状态表可知，计数循环为：0001->0010->0100->1001->0011->0110->1101->1010->0101->1011->0111->1111->1110->1100->1000->0001由此可知该电路为十五进制计数器，不能自启动，因为0000->0000。7.19分析图7.70所示74LS194构成的分频电路，试作出状态表，分析其分频工作过程。图7图7.70习题7.19逻辑图答：1）列状态表：Q3Q2Q1Q0Q3n+1Q2n+1Q1n+1Q0n+10000000100110111111111101100100000010011011111111110110010000001实现了7分频器，Cr一个负脉冲启动，0000进入0001后开始7分频。从0001->0011->0111->1111->1110->1100->1000->0001，实现7分频。7.20设计一个移位型序列信号发生器电路，在一系列时钟CP信号作用下能周期地输出“1001110”的序列信号。答：1）序列长度是7（1001110），最小触发器数目是3。2）对序列信号每3位一组取信号，每取一组移一位，共取7组：100、001、011、111、110、101、010。没有重复，k＝3满足设计要求。3）列状态转移表，如下表所示。4）作D0的卡诺图，如下图所示。写出D0的表达式：Q2nQ1nQ0nD010000101111111010101011101000100d1011011101001Q2n7.21使用74LS161设计一个能周期产生“110001001110”序列的计数型序列信号发生器。74LS161采用预置数方法，有效状态为0100~1111。计数器74LS161的功能表如表7.10所示。答：1）序列长度是12（110001001110），利用计数器74LS161采用预置数法构成模12加1计数器，计数状态为0100~1111。2)设预置数为0100，当计数到1111时，故。初始时给一个负脉冲，使计数器置数后，计数器完成12进制计数。3）序列输出Z，按计数状态01000100~1111，分别输出110001001110，卡诺图如下图所示，化简得：100101001011CPEPETCPOcQ0Q1Q2Q3D0D1D2D374LS161&&0001111000d11001d11111d00010d010Z&11&&&Z7.22用D触发器和门电路设计一个十一进制计数器，并检查所设计的电路能否自启动。答：1）十一进制计数器的计数范围是从0到10，对应的二进制表示为0000到1010。采用加1计数，即：0000->0001->0010->0011->...->1010->00002）‌使用D触发器‌：每个D触发器存储一位二进制数，十一进制计数器需要4位二进制数来表示（0000到1011），因此需要4个D触发器。3）D触发器的特征方程为：，列卡诺图化简：00000111100000d00111d11100dd1011d0000111100011d10100d01100dd1011d0000111100001d00101d01110dd1001d0000111100000d10100d11101dd1000d0激励函数表达式为：;;;进位输出4）电路图略，自启动检查：因1011->0100;1100->1101;1101->1110;1110->0100;1111->1000，故电路可自启动。7.23试设计一个自动邮票售货机。该自动邮票售货机当顾客投入硬币后可以售一张4元的邮票，并向顾客退回余款，它的投币口每次只能接受一个1元、2元、5元的纸币。答：1）设x1x2=00代表未投币，x1x2=01代表投入1元纸币，x1x2=10代表投入2元纸币，x1x2=11代表投入5元纸币；F=1为给出一张邮票，未给出F=0；用y2y1y0=000代表无余款退回，y2y1y0=001代表退回余款1元；y2y1y0=010代表退回余款2元；y2y1y0=011代表退回余款3元；y2y1y0=100代表退回余款4元。根据题意作状态图如下，S0为初始状态：进行状态分配，状态S0=00代表初始状态；S1=01代表已投入了1元；S2=10代表已投入了2元；S3=11代表已投入了3元。一旦投入金额大于等于4元，完成邮票售出并根据情况找零，回到初始状态。作状态分配，作状态表如下：现态Q1Q0次态Q1n+1Q0n+1/F,y2y1y0x1x2=00x1x2=01x1x2=11x1x2=100000/0,00001/0,00000/1,00110/0,0000101/0,00010/0,00000/1,01011/0,0001111/0,00000/1,00000/1,10000/1,0011010/0,00011/0,00000/1,01100/1,0002）选用D触发器，求激励函数和输出函数。00000111100010111111101x1x2Q0n+10001111000101111111011x1x2Q1n+1F00011110001011111111011x1x20001111000001010101110000110011x1x2y2y1y0；；3）电路图略。7.24试设计一个保密门。该门用两个按钮X1X2控制，仅当按以下次序操作时才能打开：（1）同时按一下X1和X2；（2）先按一下X1再按一下X2；（3）先按一下X2再按一下X1；（4）同时按一下X1和X2。操作时，如果有一项不符，必须从头启动才有可能把门打开，而且在进行（3）和（4）操作时有误，还要发出报警信号。答：设F1为开门信号，F2为报警信号；X1X2为两个按钮输入；S0为起始状态。根据题意画出的状态转换图如下：列状态表如下：现态次态/F1F2X1X2=00X1X2=01X1X2=11X1X2=10S0S0/00S0/00S1/00S0/00S1S1/00S0/00S0/00S2/00S2S2/00S3/00S0/00S0/00S3S3/00S4/00S0/01S0/01S4S4/00S0/01S0/01S5/00S5S5/00S0/01S0/10S0/01已为最简状态表，状态分配如下：S0=000，S1=001；S2=010；S3=011；S4=100，S5=101,可得二进制状态表为：y3y2y1y3n+1y2n+1y1n+1/F1F2X1X2=00X1X2=01X1X2=11X1X2=10000000/00000/00001/00000/00001001/00000/00000/00010/00010010/00011/00000/00000/00011011/00100/00000/01000/01100100/00000/01000/01101/00101101/00000/01000/10000/01激励函数表达式和电路图略。习题88.1请说明同步时序电路、脉冲型异步时序逻辑电路和电平型异步时序电路各自的特点。答：时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路，其中异步时序电路又分为脉冲异步时序逻辑电路和电平异步时序逻辑电路。同步时序逻辑电路有统一的时钟脉冲，输入信号可以是电平，也可以是脉冲，只有外部时钟脉冲到来时，电路的状态才根据激励发生改变；而异步时序逻辑电路没有统一的时钟脉冲，电路状态的改变直接依赖于输入信号。在脉冲型异步时序逻辑电路中，存储电路与同步时序电路一样都是触发器，可以是RS触发器、J-K触发器、D触发器和T触发器，电路的输入信号只能是脉冲；而电平型异步时序逻辑电路的存储电路是延迟器件，一般是由带反馈的门电路组成，电路的输入信号都是电平信号。8.2请说明脉冲型异步时序逻辑电路和电平型异步时序电路对输入有何要求和限制。答：1）为了适应脉冲型异步时序逻辑电路的特点，一般规定：①输入信号的个数可以允许多个，但不能同时作用于电路，即在两个或两个以上的输入线上不允许同时出现脉冲信号；②第二个输入脉冲的到达，必须在前一个输入脉冲所引起的整个电路响应结束之后，也就是说在前一个输入信号作用完了（即：电路状态变化，并进入规定状态后），才允许下一个信号的输入。2）电平型异步时序电路要求:①电平型异步时序电路对电平输入信号有所限制，不允许两个或多个电平输入信号同时跳变;②一根或几根输入线上两次跳变的时间间隔不能太短，只有当第一次跳变在电路中引起的响应完全结束时，才允许第二次跳变。8.3请说明电平型异步时序电路中的稳定状态和不稳定状态的概念。答：对于电平异步时序电路，在输入状态不变的情况下，如果激励状态与二次状态相同，则称为稳定状态。在输入状态不变的情况下，如果激励状态与二次状态不同，则称为不稳定状态。8.4请说明什么是流程表，如何建立流程表。答：所谓流程表，就是用卡诺图的形式来描述激励信号，输出信号与输入信号、二次信号之间关系的图表。建立流程表过程：1）画出典型输入、输出时间图并设立相应状态：画时间图时应正确体现设计要求，满足不允许两个或两个以上输入信号同时变化的约束条件，并尽可能反映输入信号在各种取值下允许发生的变化。2）建立原始流程表：①画出原始流程表，填入稳态和相应输出；②填入非稳态并指定非稳态下的输出；③填入无关状态和无关输出。3）化简流程表。8.5请说明电平型异步时序电路中竞争与冒险产生的原因，什么是临界竞争、非临界竞争，什么是时序冒险，如何消除时序冒险。答：电平型异步时序电路中竞争与冒险产生的原因是由于电路有延迟时间存在。所谓竞争现象，是指在异步时序电路中，当输入信号改变后，电路从一个稳态转移到另一个稳态的过程中，如果有两个或两个以上的状态变量同时改变其值的现象称作竞争现象。根据竞争所导致的结果不同，竞争可分为非临界竞争和临界竞争。如果竞争的各种可能使电路最终转移到同一个稳定的状态，则该竞争为非临界竞争。如果竞争的各种可能使电路最终转移到不同的稳态，则该竞争为临界竞争。由于在临界竞争中，电路最终可能稳定在不同的稳态。电路究竟稳定在哪个稳态，完全由电路的延时而定。这是不可预测的。这种临界竞争可能使电路出现不正确的状态转移，这种可能的错误状态转移叫作时序冒险（或险象）。时序冒险必须设法消除。消除时序冒险，实际上就是消除临界竞争现象。由上述分析可知，产生临界竞争必须同时满足如下两个条件：①两个或两个以上的状态变量同时发生变化；②输入信号变化后所在列内有两个或两个以上的稳态。因此，要消除临界竞争，应使上述两个条件中的至少有一个不成立。如果使条件①不成立，则从根本上消除了竞争；如果使条件②不成立，则可消除临界竞争。一般可以通过状态分配来消除临界竞争导致的时序冒险现象。8.6请说明什么是电平型异步时序电路的本质冒险，如何判断本质冒险。答：在电平异步时序电路中，同一输入变量有时可能原变量和反变量同时出现。反变量通常是由原变量经过反相器而得到的，由于反相器存在延迟，同一输入变量的原变量和反变量就不可能在同一时刻出现。当原变量发生跳变时，反变量总要经过一定的延迟时间才发生跳变。如果输入原变量的跳变已经引起激励状态和二次状态的变化，而输入变量的反变量又滞后于激励状态和二次状态的变化，这时，电平异步时序电路就可能出现一种特有的冒险，这种冒险称作电平异步时序电路的本质冒险。一般情况下，如果输入信号通过反馈回路的延迟大于通过反相器的延迟，电平异步时序电路的输入变量的变化将先于电路状态的变化，这时电路的状态不会发生非正常转移的情况，电平异步时序电路将正常工作。如果输入信号通过反馈回路的延迟小于通过反相器的延迟，电平异步时序电路的输入变量的变化将滞后于电路状态的变化，这时电路的状态就可能发生非正常转移的情况，电平异步时序电路的工作状态将发生混乱，即出现了本质冒险。8.7试分析图8.46所示脉冲型异步时序逻辑电路。QQ1CPJ1CP1K1J2CP2K2J3CP3K3Q2Q3Q4J4CP4K4图8.46习题8.7的逻辑电路答：1）求输出函数和控制函数。本电路无外部输出，各控制函数如下2）列状态转移真值表现态激励次态现态激励次态Q4Q3Q2Q1CP4CP3CP2CP1Q4Q3Q2Q1CP4CP3CP2CP1000000010010001101000101011001110001001100010111000100110001111100010010001