数字逻辑电路实践教程-基于FPGA和Verilog 课件 第3章 基于FPGA和EDA的数字逻辑电路设计

第3章基于FPGA和EDA的数字逻辑电路设计1.FPGA设计流程设计流程功能定义（FunctionalDefinition）在FPGA项目设计之初，需要根据任务要求和系统功能，对工作速度、器件资源、功耗、成本等进行综合考虑，在此基础上选择合适的设计方案和器件类型，并根据功能需求确定整个项目的系统结构，以框图形式说明各部分功能及彼此间的联系，明确每个功能模块的主要输入输出及之间的接口关系，并针对于每一个子功能，写出设计思路和实现方案。FPGA设计流程1.FPGA设计流程设计流程设计输入（DesignEntry）设计输入是将设计的电路按规定的格式输入给EDA工具，包括原理图和硬件描述语言两种方式。功能仿真（FunctionSimulation）功能仿真的目的是确定设计的电路是否实现了预定的功能，是一种非常重要的验证手段，尽早发现设计中存在的问题和错误，可以减少后期的调试和修改。功能仿真没有考虑电路的延迟信息，只对逻辑功能进行检测，不能保证上板运行正确。FPGA设计流程1.FPGA设计流程设计流程逻辑综合（Synthesize）综合是指将HDL语言、原理图等设计输入翻译成由与、或、非门、触发器等基本逻辑单元组成的逻辑连接，即生成网表文件，并与FPGA硬件资源进行匹配。由于FPGA是基于LUT结构的器件，最终EDA软件会综合出一个基于LUT的网表文件。布局和布线（Place&Route）将综合生成的网表配置到具体FPGA芯片上的过程称作布局布线。FPGA设计流程1.FPGA设计流程设计流程时序仿真（TimingSimulation）时序仿真将布局布线的时延信息反标注到设计网表中所进行的仿真，也称作后仿真。编程配置（Program&Configuration）编程配置是通过专门的编程工具将布局和布线产生的数据文件（如比特流文件）下载到芯片的过程。主动配置模式被动配置模式JTAG配置模式FPGA设计流程2.设计实例——四人表决器四人表决器是一种用于多人投票决策的电子设备，其功能是遵循少数服从多数原则，当表决人数为多数时，表决通过，否则不通过。四人表决器真值表2.设计实例——四人表决器传统设计方法逻辑抽象设四人意见用变量A、B、C、D表示，表决结果用F表示。对于变量A、B、C、D，设同意为“1”，不同意为“0”。对于函数F，通过为“1”，不通过为“0”。根据表决规则，可以推出只有通过人数为三人或三人以上输出结果才能为真。列出真值表2.设计实例——四人表决器传统设计方法写出逻辑表达式基于4-16译码器74154实现的四人表决器2.设计实例——四人表决器传统设计方法利用卡诺图法化简基于与门和或门实现的四人表决器基于与非门实现的四人表决器2.设计实例——四人表决器现代设计方法硬件描述语言建模包括行为描述、数据流描述和结构化描述三种方式。行为描述关注逻辑电路输入、输出的因果关系（行为特性），不关心电路的内部结构，通过EDA的综合工具自动将行为描述转换成电路结构。数据流描述是根据信号（变量）之间的逻辑关系，采用持续赋值语句描述逻辑电路的方式。结构化描述就是通过调用逻辑元件，描述它们之间的连接来建立逻辑电路的HDL模型。2.设计实例——四人表决器现代设计方法采用行为级建模方式2.设计实例——四人表决器现代设计方法采用数据流建模方式2.设计实例——四人表决器现代设计方法采用结构化建模方式3.基于Quartus的数字逻辑电路开发流程开发流程创建工程设计输入编译工程波形仿真引脚分配编程下载层次化设计3.基于Quartus的数字逻辑电路开发流程开发流程创建工程创建工程包括设置工程名称、工程路径、顶层实体名称、工程文件、库文件、目标器件等操作。3.基于Quartus的数字逻辑电路开发流程开发流程创建工程新建工程向导窗口设置工程类型3.基于Quartus的数字逻辑电路开发流程开发流程创建工程添加文件设置器件和开发板3.基于Quartus的数字逻辑电路开发流程开发流程创建工程设置EDA工具工程概要信息3.基于Quartus的数字逻辑电路开发流程开发流程设计输入工程创建完成后，用户可以选择文本（Verilog代码）或图形（原理图）方式来描述自己的电路设计。3.基于Quartus的数字逻辑电路开发流程开发流程设计输入文本方式插入模版窗口文本编辑器窗口3.基于Quartus的数字逻辑电路开发流程开发流程设计输入图形方式创建图形设计文件添加元件符号端口命名连接元件符号图形编辑器窗口3.基于Quartus的数字逻辑电路开发流程开发流程设计输入图形方式添加元件符号

宏功能模块（megafunctions）

基本元件（primitives）

其他元件（others）

自定义元件库Symbol对话框添加元器件3.基于Quartus的数字逻辑电路开发流程开发流程设计输入图形方式端口命名

单个端口命名

多个端口命名端口命名3.基于Quartus的数字逻辑电路开发流程开发流程设计输入图形方式连接元件符号

实线方式

设置网络名的方式通过实线连接元件符号设置网络名3.基于Quartus的数字逻辑电路开发流程开发流程设计输入图形方式最终完成的电路原理图3.基于Quartus的数字逻辑电路开发流程开发流程编译工程Analysis表示检查设计文件的语法和语义错误。Elaboration表示将设计文件转换成硬件库（与工艺无关）单元的抽象描述，如寄存器、加法器、比较器、选择器等。Synthesis即综合，表示将执行Elaboration后的结果映射到FPGA的具体库单元上，如查找表、触发器、锁相环等。3.基于Quartus的数字逻辑电路开发流程开发流程编译工程StartCompilationStartAnalysis&ElaborationStartAnalysis&Synthesis3.基于Quartus的数字逻辑电路开发流程开发流程编译工程RTLViewerTechnologyMapViewer四人表决器RTL级电路四人表决器综合后电路结构3.基于Quartus的数字逻辑电路开发流程开发流程波形仿真图形方式新建波形文件设置波形文件添加节点编辑波形文件文本方式波形编辑器窗口3.基于Quartus的数字逻辑电路开发流程开发流程波形仿真图形方式新建波形文件设置波形文件添加节点编辑波形文件文本方式设置网格尺寸设置仿真结束时间3.基于Quartus的数字逻辑电路开发流程开发流程波形仿真图形方式新建波形文件设置波形文件添加节点编辑波形文件文本方式添加节点窗口查找节点窗口列出输入/输出节点选择节点完成节点添加3.基于Quartus的数字逻辑电路开发流程开发流程波形仿真图形方式新建波形文件设置波形文件添加节点编辑波形文件文本方式信号分组计数值工具窗口波形编辑工具栏3.基于Quartus的数字逻辑电路开发流程开发流程波形仿真图形方式新建波形文件设置波形文件添加节点编辑波形文件文本方式完成计数赋值后的波形四人表决器仿真结果3.基于Quartus的数字逻辑电路开发流程开发流程波形仿真图形方式文本方式配置ModelSim

创建Testbench仿真文件

设置Testbench文件运行仿真设置Modelsim安装路径设置仿真参数3.基于Quartus的数字逻辑电路开发流程开发流程波形仿真图形方式文本方式配置ModelSim创建Testbench仿真文件

设置Testbench文件运行仿真3.基于Quartus的数字逻辑电路开发流程开发流程波形仿真图形方式文本方式配置ModelSim创建Testbench仿真文件设置Testbench文件运行仿真新建TestBenches窗口编辑TestBench设置窗口3.基于Quartus的数字逻辑电路开发流程开发流程波形仿真图形方式文本方式配置ModelSim创建Testbench仿真文件设置Testbench文件运行仿真Modelsim仿真结果3.基于Quartus的数字逻辑电路开发流程开发流程引脚分配窗口方式引脚分配界面ExportAssignments窗口.qsf文件3.基于Quartus的数字逻辑电路开发流程开发流程引脚分配文本方式.csv或.txt文件格式ImportAssignments窗口3.基于Quartus的数字逻辑电路开发流程开发流程引脚分配将FPGA中未使用的引脚配置为输入三态或者输出到地。未使用引脚设置

3.基于Quartus的数字逻辑电路开发流程开发流程编程下载添加硬件加载下载文件和器件选择下载模式进行下载3.基于Quartus的数字逻辑电路开发流程开发流程层次化设计在四人表决器电路基础上，增加赞同票数显示功能。修改后的四人表决器电路七段数码管显示电路3.基于Quartus的数字逻辑电路开发流程开发流程层次化设计通过Verilog实现位置关联方式名字关联方式通过图形方式实现位置关联方式实现代码名字关联方式实现代码3.基于Quartus的数字逻辑电路开发流程开发流程层次化设计通过Verilog实现通过图形方式实现带赞同票数显示的四人表决器仿真结果添加用户符号图形方式构成的顶层电路4.基于Vivado的数字逻辑电路开发流程开发流程创建工程添加设计文件仿真综合实现编程下载层次化设计Vivado主界面4.基于Vivado的数字逻辑电路开发流程开发流程创建工程新建工程向导设置工程名称及存放位置指定工程类型器件或开发板选择界面新建工程概要信息Vivado主界面4.基于Vivado的数字逻辑电路开发流程开发流程添加设计文件约束文件设计文件仿真文件添加设计文件向导添加或创建设计文件创建设计源文件添加或创建设计源文件定义模块对话框Vivado源文件编译窗口4.基于Vivado的数字逻辑电路开发流程开发流程仿真4.基于Vivado的数字逻辑电路开发流程开发流程综合四人表决器综合后电路四人表决器RTL级电路综合成功对话框4.基于Vivado的数字逻辑电路开发流程开发流程综合——添加引脚约束文本方式窗口方式窗口方式配置引脚文本方式配置引脚4.基于Vi