数字逻辑电路实践教程-基于FPGA和Verilog 课件 第6章 基础实验

第6章基础实验1.组合逻辑电路设计实验目的通过本实验了解典型组合逻辑电路的功能和特点，掌握使用硬件描述语言设计组合逻辑电路的方法，巩固和加深课程基本理论知识的理解。通过数据选择器、编码器、译码器等典型组合逻辑电路的设计与测试，掌握典型组合逻辑电路的工作原理及基本分析和设计方法。学会使用Verilog设计组合逻辑电路。学会使用Testbench编写测试程序。学习使用EDA软件进行电路设计、编译和仿真。学习实验平台的使用及下载电路的整个过程。1.组合逻辑电路设计实验任务及要求任务内容1七段显示译码电路的设计2通用逻辑IC——7448显示译码器的实现3数据选择器的设计4BCD码加法器的设计5二进制转BCD码电路的设计6简单ALU的设计1.组合逻辑电路设计实验步骤1.电路设计根据使用的开发平台，完成工程建立、电路设计、仿真以及引脚分配。2.电路下载下载前实验台勿通电，要检查硬件环境是否就绪，待全部检查后再通电下载。3.观察实验现象并记录控制输入，观察实验台数码管、LED等外设的变化并记录。根据实验现象，判断电路的逻辑功能是否满足设计要求，如不符合，进行修改验证，直到电路符合设计要求为止。4.实验数据处理将源程序或电路图、仿真波形、引脚分配情况等进行截图，待实验结束后撰写实验报告。组合逻辑电路任务1：七段显示译码电路的设计实验要求

利用Verilog设计七段显示译码电路。通过开关输入4位二进制数（0~F），经译码后产生对应的字形码，在数码管上显示出0~F；有使能控制信号，该信号有效时可显示字形码，无效时则不显示；小数点显示可控。七段显示译码电路端口描述七段显示译码电路框图真值表组合逻辑电路任务1：七段显示译码电路的设计组合逻辑电路任务2：7448显示译码器的实现实验要求用Verilog实现一个与7448功能一致的显示译码器。输入用开关控制，输出可以选用LED或共阴极数码管，如实验台只提供共阳极数码管，可将输出端取反后再与数码管相连。（1）7段译码功能（LT=1、RBI=1）（2）消隐功能（BI=0）（3）测灯功能（LT=0）（4）动态灭零功能（LT=1、RBI=0）组合逻辑电路任务3：数据选择器的设计实验要求（1）用Verilog实现一个4位八选一数据选择器，数据可以是个人学号、日期、时钟等有意义的数，采用8421BCD码；通过控制数据选择端，将数据依次输出到LED灯上。（2）将4位八选一数据选择器和七段数字显示译码器相连（图形或文本方式），控制数据选择端，将数据依次显示在数码管上。组合逻辑电路任务3：数据选择器的设计输出用LED显示输入部分由开关控制，输出部分用LED灯显示。数据输入共八路，加上使能端和数据选择端，共36个输入，如没有足够开关，输入的信号用parameter定义。4位八选一数据选择器真值表4位八选一数据选择器逻辑符号组合逻辑电路任务3：数据选择器的设计输出用数码管显示将设计好的四位八选一数据选择器和BCD-七段显示译码显示电路相连。如采用文本方式进行连接，请查阅2.2节关于模块例化的说明。数据选择器的输出接BCD-七段显示译码电路的输入，两个模块共用一个使能端。4位八选一数据选择器设计框图（数码管显示）组合逻辑电路任务4：BCD码加法器的设计实验要求用Verilog实现一位（或两位）8421BCD码加法器。输入接开关，输出通过BCD-七段显示译码模块与数码管相连。(1)将低位的两个BCD数相加，如果计算结果小于或等于9，该位不需修正；反之，需要加6进行修正，并向高位产生进位。(2)将高位的两个BCD数和低位产生的进位相加，如果计算结果小于或等于9，该位不需修正；反之，加6进行修正，并向高位产生进位。(3)若存在更高位，重复步骤（2），直至所有位处理完毕。一位BCD码加法器设计框图组合逻辑电路任务5：二进制转BCD码电路的设计实验要求将8位二进制数转换为BCD码，用Verilog实现。二进制数通过开关输入，转换后的BCD码接LED显示。实现算法加3移位法（DoubleDabbleMethod），也称作大四加三法。以8位二进制码为例：（1）将待转换的二进制码左移1位，移出的数存入BCD码的低位。（2）判断BCD码百位、十位、个位中的数是否大于4，如大于4，该位中的数加3。（3）重复以上操作，直到二进制数全部移完，最后一次移位不需要加3调整。（4）移位过程中，如果移位后的数值大于4，将数值加3，再进行移位。n位二进制数，需进行n次移位。组合逻辑电路任务5：二进制转BCD码电路的设计实例以二进制数1101_0011为例（0xD3），数值为211，转换为BCD码的过程。二进制转BCD码电路端口描述二进制转BCD码电路逻辑符号组合逻辑电路任务5：二进制转BCD码电路的设计加3移位法实现方案1先设计一个20位的加3移位模块；然后，实例化8个模块并进行串接，每个模块移位后送入下级处理，最后一级取高12位输出作为BCD码。组合逻辑电路任务5：二进制转BCD码电路的设计加3移位法实现方案2首先，设计一个Adder模块用于加3修正，输入输出均为4位，当输入大于4时，加3调整；否则，保持原值。然后，将0和a7、a6、a5组合构成左移3次后的数据，经Adder1模块对该数据进行修正，输出的数据低3位和a4组合送入Adder2模块，即实现第4次移位，修正后输出。同理再经过Adder3模块，实现左移5次的数据修正；经Adder1、Adder2和Adder3模块处理后的数据与a2构成左移6次的数据，再通过Adder4和Adder5模块对高四位和低四位分别进行数据修正。接着，通过Adder6和Adder7，实现左移7位后的数据修正。最后，高位填入0并与最低位的a0构成最终左移8次的数据，该12位数据即为转换后的BCD码。组合逻辑电路任务6：简单ALU单元的设计实验要求(1)设计一个具有多种运算功能的4位ALU，A和B表示操作数，C表示运算结果，OP用来选择运算功能。(2)运算结果有相应的标志位，分别是：符号位标志SF（SignFlag）、进/借位标志位CF（CarryFlag）、溢出标志OF（OverflowFlag）、结果为零标志ZF（ZeroFlag）。组合逻辑电路任务6：简单ALU单元的设计设计要点A和B是输入到ALU的两个4位数，Cin代表ALU的初始进位信号，ALU经M和OP控制产生结果C，Cout为向高位产生的进位，SF、CF、OF和ZF是输出的标志信息，分别对应符号、进位/借位、溢出和零标志。在计算机系统中，标志位通常会被记录到程序状态字（PSW）中，以便系统能实时掌握ALU的运行状态。（1）符号标志SF（2）进位/借位标志CF（3）溢出标志OF（4）零标志ZF2.寄存器电路设计实验目的、任务及要求通过触发器、锁存器、寄存器等时序电路的设计与测试，掌握寄存器电路的分析方法和设计方法；学会使用Verilog设计寄存器电路。任务内容1D锁存器和D触发器的串联2边沿检测电路的设计3寄存器堆的设计4通用逻辑IC——74194双向移位寄存器的实现5四人抢答器电路的设计寄存器电路任务1：D锁存器和D触发器的串联实验要求(1)用Verilog实现下图D触发器的串联；编写Testbench仿真程序；din、rst_n接开关，clk接按键，Q0~Q3接LED。(2)用Verilog实现下图所示D锁存器的串联；编写Testbench仿真程序；din、en接开关，Q0~Q3接LED。寄存器电路任务2：边沿检测电路的设计实验要求

利用寄存器设计一个上升沿、下降沿和双边沿检测电路，电路逻辑符号和波形图如下图所示，其中din为待检测信号，rise_edge为上升沿检测信号，down_edge为下降沿检测信号，both_edge为双边沿检测信号。编写Testbench进行仿真。逻辑符号波形图寄存器电路任务2：边沿检测电路的设计边沿检测原理在第1个时钟上升沿时检测到din为低电平，在第2个时钟上升沿时检测到高电平，如果保存这两个时钟采样的结果就能够判断输入信号出现上升沿。同理，利用第3、4个时钟沿可检测到信号中出现的下降沿。采样时钟频率应高于信号频率，否则会丢失信号，如图中第5~6个时钟之间的高电平维持较短，时钟上升沿到来时，未能检测到该高电平，漏检此刻信号中出现的跳变。寄存器电路任务2：边沿检测电路的设计两级寄存器实现上升沿检测第一级寄存器锁存当前时钟沿到来时的输入电平，第二级寄存器锁存上一时钟沿到来时的输入电平，如两个寄存器锁存信号电平不同，说明信号出现了跳变，再利用组合逻辑电路判断是上升沿还是下降沿。原理图波形图寄存器电路任务3：寄存器堆的设计实验要求(1)设计一个由8个4位寄存器构成的寄存器堆，该寄存器堆支持寄存器地址选择，能够写入任意4位值，并且可从任意一个寄存器中读取数据。(2)读操作不需要时钟控制，写操作在时钟上升沿写入。(3)用译码器、寄存器组、数据选择器等基本电路实现。(4)各输入信号可以接按键或开关，输出接LED或数码管。寄存器电路任务3：寄存器堆的设计设计框图寄存器电路任务4：74194双向移位寄存器的实现实验要求用Verilog实现一个与74194功能一致的双向移位寄存器。输入接开关，输出接LED。74194是一个带并行输入的四位双向移位寄存器，具备异步清零、同步置数、左移、右移和保持功能。寄存器电路任务5：四人抢答器电路的设计实验要求设计一个四人抢答器，功能如下：有四个选手A、B、C、D和一个主持人，主持人控制抢答过程，当主持人按下按键后抢答开始，最先按下抢答键的选手抢答成功，对应LED亮，其余选手按键失效，主持人再次按下按键可以重新抢答。用寄存器记录锁定情况和抢答结果。3.计数器电路设计实验目的、任务及要求1.通过计数器、分频器、PWM等时序电路的设计与测试，掌握计数器电路的基本设计方法。2.学会使用硬件描述语言设计计数器电路，并利用计数器解决实际问题。任务内容1通用逻辑IC——74163计数器的实现2集成计数器的扩展3分频器的设计4序列发生器的设计5PWM输出电路的设计6看门狗电路的设计计数器电路任务1：74163计数器的实现实验要求(1)用Verilog实现一个与74163功能一致的计数器。(2)将计数器和BCD-七段显示译码电路相连，计数结果显示在数码管上；利用按键按下或释放时产生的跳变作为计数时钟。计数器电路任务2：集成计数器的扩展实验要求(1)用集成计数器设计一个任意进制（大于16小于256）计数器，可选择10进制计数器74160/74162和16进制计数器74161/74163。(2)计数方式可选择清零方式或置数方式，均为同步方式。(3)将计数结果显示在数码管上。计数器电路任务2：集成计数器的扩展用74163设计的模72计数器（清零方式）74163清零功能与时钟脉冲有关，当清零端出现有效电平时，还需要一个时钟脉冲才能够清零。因此应在输入第N-1个计数脉冲时，通过控制电路产生清零信号，第N个脉冲到来时，计数器实现清零。(71)10=(47)16=(0100

0111)2计数器电路任务2：集成计数器的扩展用74160设计的模72计数器（置数方式）(71)10=(0111

0001)BCD计数器电路任务3：分频器的设计实验要求(1)对基准频率sys_clk进行分频，得到频率分别为1Hz、10Hz、100Hz和1kHz的时钟信号。(2)将分频器与计数器电路相连，分频器生成的1Hz信号作为计数器的计数时钟，其它频率信号接LED。假设时钟信号的频率为fi，计数器为N，输出信号的频率为，由于输出频率是输入频率的1/N，所以称为N分频器，可在计数周期达到分频系数中间数值（N/2-1）时进行时钟翻转。

计数器电路任务3：分频器的设计实验要求(1)对基准频率sys_clk进行分频，得到频率分别为1Hz、10Hz、100Hz和1kHz的时钟信号。(2)将分频器与计数器电路相连，分频器生成的1Hz信号作为计数器的计数时钟，其它频率信号接LED。假设时钟信号的频率为fi，计数器为N，输出信号的频率为，由于输出频率是输入频率的1/N，所以称为N分频器，可在计数周期达到分频系数中间数值（N/2-1）时进行时钟翻转。

设计实例

设计一个带复位的分频器，输入时钟频率为50MHz，输出频率为5MHz，计数值N设置为10。

else

if(cnt==N/2-1)begin

cnt

<=cnt+1'b1;

clk_div<=1'b1;

end

else

if(cnt==N-1)begin

cnt

<=1'b0;

clk_div<=0;

end

else

cnt<=cnt+1;endmodule计数器电路任务3：分频器的设计moduleclk_div#(parameterN=10)

//分频系数

(

inputclk,rst_n,

output

regclk_div

);

reg[3:0]cnt;

always@(posedgeclkornegedgerst_n)

if(!rst_n)begin

cnt

<=1'b0;

clk_div<=1'b0;

end

计数器电路任务4：序列发生器的设计实验要求利用计数器实现一个“10110001”序列发生器；以1Hz的频率输出，接LED显示。序列发生器能够在同步脉冲作用下循环产生一串周期性的二进制信号，在通信系统、数字IC设计等领域有着广泛的应用。常见的序列发生器包括简单序列发生器、编码型发生器（如曼彻斯特编码）、伪随机序列发生器等。序列发生器通常有移位寄存器法、计数器法、状态机法三种实现方案。计数器电路任务4：序列发生器的设计移位寄存器法1仅使用移位寄存器实现，序列从移位寄存器的最高位输出，每个时钟将数据的最高位转移到最低位，输入输出之间无组合逻辑电路反馈，电路工作频率高，但移位寄存器的长度取决于序列长度，占用电路面积大。modulesequence_generator(

inputclk,rst_n,

outputregdout

);

reg[7:0]data;

always@(posedgeclkor

negedgerst_n)

begin

if(!rst_n)begin

dout<=0;

data<=8'b10010111;

//待产生的序列，根据需要修改。

end

else

begin

dout<=data[7];

data<={data[6:0],data[7]};

end

endendmodule产生序列“10010111”计数器电路任务4：序列发生器的设计移位寄存器法2使用移位寄存器和组合逻辑电路实现,可以减少移位寄存器的宽度。①根据给定序列信号确定循环周期L，即移位次数，移位寄存器位数为n，满足2n-1<L≤2n。②将序列码按移位规律每n位一组，划分为L组，如出现重复序列，则移位寄存器位数加1，重复上述过程，直到L组中序列全部唯一。③根据L组中的序列列出移位寄存器的态序表和反馈函数表，求出反馈函数F的表达式。

计数器电路任务4：序列发生器的设计计数器法电路由时序电路和组合电路组成，用计数器代替移位寄存器产生时序状态，输出由组合电路产生。计数器的状态设置与输出序列无直接关系，对于输出序列的更改比较方便。计数器电路任务5：PWM输出电路的设计实验要求根据实验台提供的资源选取一项完成：(1)产生一路PWM输出，由两个独立按键控制，可动态提高或降低占空比，实现调光（接LED）或调速（接直流电机）。(2)产生一路PWM输出接LED，动态提高或降低占空比，实现呼吸灯效果。(3)产生一路PWM输出接180度舵机，通过控制占空比实现角度控制。计数器电路任务5：PWM输出电路的设计实验原理PWM英文全称PulseWidthModulation，简称脉宽调制，是一种对模拟信号电平进行数字编码的方法。通过控制直流电源（固定电压）的开关频率，即按一个固定的频率接通和断开电源，并根据需要改变一个周期内“接通”和“断开”时间的长短，从而改变负载两端的电压。PWM中对外做功的能量来自高电平，高电平所占的比例称为占空比。计数器电路任务5：PWM输出电路的设计实验原理PWM的关键在于对占空比的控制，占空比大，通过转换电路所得到的平均电压值高，输出的能量就大；占空比小，输出的电压信号的平均值低，输出的能量就小。通过控制直流电源的开关频率，使平均输出电压发生改变，如果用PWM去控制电机就可改变电机的转速。一个周期内，开的时间长，平均电压就高，转速就高；关的时间长，平均电压就低，转速就低。计数器电路任务6：看门狗电路的设计实验要求用硬件描述语言设计一个窗口看门狗电路，具体要求：计数器窗口下限值固定，上限可修改；输入信号除时钟外接开关，输出信号接LED，需在5~10秒内“喂狗”一次，否则产生复位信号。看门狗电路一种专门用于监测系统运行状态的模块或者芯片。内部包含一个定时器和一个复位控制器。正常工作时，系统需定期向看门狗电路发送“喂狗”信号以重置定时器。如果系统因故障陷入停滞或死循环，无法按时发送“喂狗”信号，定时器将超时，触发复位控制器对系统进行复位，从而恢复正常运行。

看门狗电路包括独立看门狗和窗口看门狗两种。计数器电路任务6：看门狗电路的设计独立看门狗英文全称IndependentWatchdog，简称为IWDG，其工作原理是一个递减计数器不断地递减计数，当减到0之前如果没有喂狗就会产生系统复位。IWDG用于防止程序跑飞、陷入死循环、死机等异常情况，主要是为了提高系统的可靠性。计数器电路任务6：看门狗电路的设计窗口看门狗

英文全称WindowWatchdog，简称WWDG。对喂狗时间设置了一个区间，即一个上限时间和一个下限时间，只能在这个区间喂狗，过早或过晚喂狗都会产生复位。WWDG可以灵活设置窗口大小，适用于精度要求较高的场合，如检测程序的时效性，防止软件异常，如果程序在规定的窗口时间内没有喂狗会触发复位，从而监测程序的运行是否正常。计数器电路任务6：看门狗电路的设计窗口看门狗工作时序

上限值为9，下限为5，其中feed为“喂狗”信号，allow_feed表示允许发出喂狗信号，wdg_rst表示看门狗发出的复位信号。任务实现的关键点是计数器处于上限和下限等关键点或窗口区间时应执行何种操作。4.状态机电路设计实验目的、任务及要求通过流水灯、序列检测器等电路的设计与测试，掌握摩尔型状态机和米利型状态机的基本分析方法和设计方法，巩固和加深对课程基本理论知识的理解。掌握使用硬件描述语言设计状态机电路的方法。任务内容1流水灯的设计2序列检测器的设计3多字节数据发送4状态机的嵌套5流水灯的设计6简单ALU的设计状态机电路任务1：流水灯的设计实验要求(1)利用状态机实现一个流水灯，显示模式为从左至右或从右至左轮流点亮LED，也可自定义显示模式。(2)用Verilog编写状态机程序。状态机电路任务2：序列检测器的设计实验要求从以下要求中选取一项完成：(1)设计一个8位序列的序列检测器（从个人学号、出生日期等有意义数中截取两位，转换成8421BCD码，如34，检测序列为00110100）。不考虑序列重叠。(2)设计一个011101序列检测器。考虑重叠序列的检测。重叠检测是指一个序列中，子序列之间有部分重叠，这些重叠区域也需要进行检测，而非重叠检测对于已检测出存在目标序列的输入序列不再放入新的子序列中进行检测，即使部分序列和后续未检测序列可组成一个目标序列。状态机电路任务3：多字节数据发送实验要求利用状态机实现多个字节数据的发送，具体要求：(1)发送6个字节数据，内容为日期或时间等信息，如“24-10-3108:30:00”；仅发送一次，发送时每个字节之间延迟1秒，日期和时间之间延迟3秒，发送完后数据线上保持最后一个字节。(2)有启动发送功能，用开关或按键控制；输出接LED或数码管。状态机电路任务3：多字节数据发送实现方案列出需要的状态数，根据发送要求确定单次发送还是循环发送，并列出各状态间的转移条件，然后利用状态图或状态表描述发送过程，最后利用两段式或三段式状态机结构实现。状态机电路任务4：状态机的嵌套实验要求利用状态机控制LED灯（4~8盏）变化。以4盏为例，变化规律如下：(1)4盏LED先同时点亮，再同时熄灭。(2)从左至右逐个点亮LED灯，每次仅亮1盏。(3)每次点亮两盏，但交替亮灭。(4)按以上规律循环执行，每次状态改变间隔1秒。5.常用外设驱动电路的设计实验目的、任务及要求通过本实验内容的学习，掌握如何利用组合逻辑电路和时序电路解决实际问题；掌握常用简单外设接口电路的工作原理及控制方法；学会使用Verilog设计矩阵键盘、动态数码管显示、LED点阵、蜂鸣器、LCD等外设的驱动电路，为后续综合设计的做好准备。任务内容1按键消抖电路的设计2动态数码管的设计3矩阵键盘控制器的设计4LED点阵扫描电路的设计5蜂鸣器演奏音乐6超声波测距7LCD1602液晶屏控制器的设计8VGA显示控制器的设计常用外设驱动电路任务1：按键消抖电路的设计实验要求设计一个按键消抖电路，输出接LED灯，每按一次LED状态翻转一次。实验原理按键在闭合或断开时不能立刻进入稳定状态，而是会出现一段抖动，抖动时间的长短和开关的机械特性有关，一般在5ms~20ms之间。常用外设驱动电路任务1：按键消抖电路的设计实现方案按键消抖可分为软件消抖和硬件消抖。软件消抖的实质在于降低按键输入端口的采样频率，将高频抖动略去，软件消抖需要占据一定的系统资源。硬件消抖是在信号输入系统之前消除抖动干扰，FPGA平台下可通过D触发器、计数器、状态机等方式实现。（1）D触发器方式（2）计数器方式采取延迟采样或待信号变化平稳后持续20ms采样来实现。（3）状态机方式将按键划分为空闲、前抖动、按下、后抖动四个状态，利用边沿检测及计数器实现状态的切换。常用外设驱动电路任务2：动态数码管的设计实验要求设计动态数码管驱动电路，将学号、生日或时间等数字显示在动态数码管上。常用外设驱动电路任务3：键盘控制器的设计实验要求从以下要求中选取一项完成：(1)实现矩阵键盘识别，将按键显示在数码管上。(2)具备连续输入功能，每按下一个键，已输入数字左移一位，并显示在动态数码管上；有退格键，每按一次向右移动一位，删除最低位，高位左侧数码管熄灭。4×4键盘扫描逻辑符号4×4键盘扫描时序图4×4键盘硬件结构常用外设驱动电路任务4：LED点阵扫描电路的设计实验要求从以下要求中选取一项完成：(1)设计扫描电路，静态显示任意一个数字或汉字。(2)设计扫描电路，动态显示一组数字或汉字。根据LED点阵器件的布局确定待显示内容的点阵字模；确定点阵的扫描方式，将字模信息存入声明的存储器变量中；利用计数器或状态机形成动态变化的地址信息，送入存储器提取对应行或列的字模信息。常用外设驱动电路任务5：蜂鸣器演奏音乐实验要求从以下要求中选取一项完成：(1)设计电路驱动蜂鸣器播放“新年好”音乐。

(2)设计电路驱动蜂鸣器播放一段自选音乐。常用外设驱动电路任务5：蜂鸣器演奏音乐音高和音长各音符对应频率简谱中常见音符记法及对应时值常用外设驱动电路任务5：蜂鸣器演奏音乐电路模块①节拍器提供基本节拍，由计数器构成。②音符计数器为按序访问乐谱音符提供序号，由计数器构成。③音符表和频率表音符表记录乐谱所有节拍的音调，根据输入的cnt值，输出对应的音符。频率表与音符表对应，用于提供音符对应的频率。④波形生成器根据输入频率产生与之对应的PWM波，驱动蜂鸣器发声。常用外设驱动电路任务5：蜂鸣器演奏音乐工作时序cnt_beat为节拍器内部计数器。cnt[5:0]为3表示当前是第4个音符，查询音频表后输出notes为M1表示中音do，再查询频率表得到freg为523，波形生成器将根据该频率产生驱动蜂鸣器工作的PWM波形。由于523Hz频率对应计数个数应为95602个。为了驱动蜂鸣器工作，在计数中点47801处beep信号反转，形成占空比为50%的PWM波形，驱动蜂鸣器发出中音do，调整占空比可改变音量。常用外设驱动电路任务6：超声波测距实验要求(1)利用Verilog实现超声波测距，并将测量结果显示在数码管上，检测距离单位为m，精确到cm。(2)设定一个阈值，当距离小于该值时蜂鸣器发出报警声音或能根据距离发出不同频率的报警声音，距离越近响声越急促。常用外设驱动电路任务6：超声波测距往返时间检测法通过发射器向某一方向发射超声波，同时开始计时，若超声波在空气中传播时碰到障碍物会立即返回，当接收器收到反射波后停止计时，就可以得到往返时间，再根据传播速度便可以计算出发射点到障碍物的实际距离。

常用外设驱动电路任务6：超声波测距HC-SR04超声波测距模块外部控制器通过TRIG脚向超声波测距模块发出一个10μs以上的高电平，测距模块上的主芯片发出8个40kHz的超声波脉冲，并检测是否有信号返回。当检测到回波信号后，通过ECHO引脚输出高电平，高电平持续时间就是超声波从发射到返回的时间。常用外设驱动电路任务6：超声波测距实现方案将电路划分为分频器、超声波发送控制、距离检测、数码管显示、蜂鸣器驱动五个模块。分频器模块产生各模块所需的工作时钟。超声波发送控制模块负责实现持续10微秒电平的输出，利用计数器实现。距离检测模块对输入回响电平进行检测，并计算出检测距离。数码管显示模块将检测出的距离进行实时显示。蜂鸣器模块用于近距提示。常用外设驱动电路任务7：LCD1602液晶屏控制器的设计实验要求实现LCD1602液晶屏控制器的设计，可自定义显示内容。设计要点工作频率必要的初始化如何显示数据常用外设驱动电路任务7：VGA显示控制器的设计实验要求从以下要求中选取一项完成：(1)设计VGA控制器，在屏幕产生彩色条纹(2)设计VGA控制器，在屏幕上显示“SUCCESS”(3)设计VGA控制器，在屏幕上一张图片。设计思路阅读VGA显示原理，查阅控制电路原理图及对应的RGB显示格式，并确定显示分辨率。根据VGA常用分辨率时序表生成所需时钟频率，用于产生行、场同步信号。行扫描计数器和场扫描计数器需要与每个像素点、消隐数目相对应，以便得到正确的行列地址坐标。6.常用接口协议设计实验任务及要求通过UART接口、SPI接口、I2C接口等接口电路的设计，掌握常用接口的工作原理及相关协议，学会使用Verilog设计接口控制器并实现数据收发。任务内容1UART接口的设计2SPI接口的设计3I2C接口的设计常用接口协议任务1：UART接口的设计实验要求从以下要求中选取一项完成：设计一个UART发送模块，利用串口调试助手接收数据并显示；该模块波特率固定、8位数据位、1位停止位、无校验位。设计一个UART接收模块，利用串口调试助手发送数据，接收到的数据用LED显示；该模块波特率固定、8位数据位、1位停止位、无校验位。设计一个UART控制器，具备发送和接收功能，通过串口调试助手进行回环测试；该控制器波特率固定、8位数据位、1位停止位、无校验位。设计一个UART控制器，具备发送和接收功能；该控制器可设置波特率、数据位、停止位和校验方式。与UART接口外设进行通信，如蓝牙串口模块、陀螺仪等。常用接口协议任务1：UART接口的设计UART数据格式英文全称UniversalAsynchronousReceiver/Transmitter，即通用异步收发器，是异步串行通信口的总称。UART工作于数据链路层，只要通信双方采用相同的帧格式和波特率，就能在未共享时钟信号的情况下，仅用两根信号线完成数据通信。UART支持RS232、RS485等接口和标准规范，作为一种低速通信协议，广泛应用于通信领域等各种场合。

常用接口协议任务1：UART接口的设计

常用接口协议任务1：UART接口的设计UART数据接收①检测起始位串口处于空闲状态时，发送端为高电平，接收端RXD收到的也是高电平，发送端拉低后开始数据传输，因此接收模块需要检测下降沿，可采用前文提到的两级触发器方案。②信号采样根据采样定理，采样频率至少是信号最高频率的两倍才能确保信号的完整性。实验室环境下，串口发送的数据相对稳定，选择数据中点采样即可。在工业领域，由于干扰较多，信号通常会产生冲激，中点采样有可能受到影响，常采用过采样技术，即多次采样以保证接收数据的准确性，如8倍过采样和16倍过采样。UART接收时采用16倍过采样16倍过采样简化方案常用接口协议任务1：UART