CN117750773B 用薄栅极多晶硅形成高电压晶体管的方法 （英飞凌科技有限责任公司）

201880041674.22018.07.12US2006216900A1,2006.09.28US2010193856A1,2010.本申请涉及用薄栅极多晶硅形成高电压晶区域中形成高压场效应晶体管(HVFET)栅极。执行高能量注入以在邻近HVFET栅极的衬底中的源2在所述存储器区域和所述外围区域中的所述衬底的表面上沉积第一多晶硅层和高度在所述外围区域中的高电压区中图案化所述高度提高膜、平面化所述第二多晶硅层，以去除所述第二其中，所述第一源极/漏极区域包括注入到所述衬底中的深度大于所述衬底的表面上图案化所述第二多晶硅层以在邻近所述存储器栅极的所述存储器区域中形成选择栅在图案化所述第二多晶硅层之前，在所述外围区域中的低电压区中形成逻辑栅极图在图案化所述第二多晶硅层之后，注入离子以在邻近所述在所述逻辑栅极图案、所述高电压栅极、所述存储器述存储器栅极和所述选择栅极的所述第一源极/漏极区域和所述第二源极/漏极区域上方以及在所述高电压栅极和所述选择栅极的顶表面上形在所述衬底的表面上沉积并平面化层间电介质，所述逻3将第一多晶硅层沉积于在存储器区域中的衬底的表面上形成的电域中形成存储器栅极以及在所述外围区域的高电压区中形在邻近所述高电压栅极的所述衬底中注入离子以形成第一源平面化所述第二多晶硅层，以去除所述第二在所述外围区域中的低电压区中形成用于低电压栅极的图案化所述第二多晶硅层的剩余部分以在邻近所述存储器栅极的所述存储器区域中注入离子以在邻近所述逻辑栅极图案、所述存储器栅极和所述在所述逻辑栅极图案、所述高电压栅极、所述存储器所述存储器栅极和所述选择栅极的所述第一源极/漏极区域和所述第二源极/漏极区域上方以及在所述高电压栅极和所述选择栅极的顶表面上形在所述衬底的表面上沉积并平面化层间电介质，所述逻极和所述高k金属栅极在所述衬底的表面上方包括相等在所述存储器区域和所述外围区域中的所述衬底的表面上沉在所述第一多晶硅层上沉积高度提高膜，其中，所述高度提高膜4在邻近所述高电压栅极的所述衬底中注入离子以形成源平面化所述第二多晶硅层，以去除全部的所述高度提高膜以及所述图案化所述第二多晶硅层的剩余部分以在邻近所述存储器栅极的所述存储器区域中深度大于所述衬底的表面上方的所述高电压栅极的高和所述栅极电介质以形成所述高电压栅极是在单个图案化操作中形成所述逻辑栅极图案期间保护所述存储器栅极和所述在所述衬底的表面上沉积并平面化层间电介质，所述逻极和所述高k金属栅极在所述衬底的表面上方包括相等5[0003]本申请是于2017年12月20日提交的序列号为15/848,327的美国非临时专利申请的国际申请，其要求于2017年7月19日提交的序列号为62/534,463的美国临时专利申请的[0004]本公开大体上涉及半导体器件，且更具体地涉及非易失性存储器(NVM)器件及其[0005]闪存或非易失性存储器(NVM)器件通常包括储存元件或单元的网格或阵列，每个低电压下工作的逻辑场效应晶体管(FET)，以及能够支持NVM晶体管所需的高电压的多个(MG)的将在衬底的存储器区域中的衬底的表面上形成的ONO堆叠，以及形成用于高压场效漏极注入的掺杂剂到达HVFET栅极下面6[0015]针对将要在所述外围区域中形成的高压场效应晶体管(HVFET)栅极对所述HE膜、[0018]在所述外围区域中形成低压(LV)逻辑FET，其中所述LV逻辑FET是高k金属栅极[0028]将多晶硅栅极层沉积在存储器区域中的衬底的表面上形成的ONO堆叠上，以及在[0031]针对将要在所述存储器区域中形成的存储器栅极(MG)和将要在所述外围区域中7[0034]在所述外围区域中形成低压(LV)逻辑FET，其中所述LV逻辑FET是高k金属栅极[0046]针对将要在所述衬底的表面上形成的高压场效应晶体管(HVFET)栅极对所述HE[0050]其中，所述衬底中的所述轻掺杂区域的深度大于所述衬底的表面上方的所述高能量注入的掺杂剂到达所述HVFET栅极下方的沟[0055]本发明的实施例的另外的特征和优点以及本发明的各种实施例的结构和操作在8[0057]图1是包括存储器单元的阵列和多个外围电路的非易失性存储器(NVM)器件的示[0058]图2是根据本公开的实施例的包括存储器区域中的分离栅极存储器单元以及外围[0059]图3是根据本公开的实施例的图2的分离栅极存储器单元的实施例的横截面的详[0063]图7A_7I示出了根据图6A_6C的制造方法在其制造期间的不同点处的NVM器件的一[0064]本发明的实施例的特征和优点从下面结合附图所阐述的详细描述中将变得更明9的化学机械抛光或平面化工艺。该工艺通常使用磨料和/或腐蚀性胶体浆料与机械力的结[0076]图1示出了包括存储器阵列102和多个外围电路的非易失性存储器(NVM)器件100中每个存储器单元的位线(BL)。然后源极线驱动器112将高电压(典型地从大约4到大约10单元的WL施加信号来选择存储器阵列102中的一行存储器单元，向列解码器108提供列地204的实施例中，HVFET206和逻辑FET208通过围绕每个区或区域或器件的浅槽隔离结构围区域216。外围区域216被STI212进一步分成在其中形成逻辑FET208的逻辑或低电压存储器区域214和外围区域216可以位于衬底210的任何区(包括非相邻区)中，并且可以包括不同区域214/216中每一个的多个实[0083]图3示出了包括在衬底308上的公共或共享沟道306上形成的存储器栅极(MG302)极(S/D)区域310和第二源极/漏极(S/D)区域312。区域310和312根据施加到每个存储器单电荷俘获堆叠316包括夹在两个二氧化硅层316a和316c之间的电荷捕获氮化硅层316b，以介质层316a、316c之间的多晶硅电荷存储层316b，以产生浮置栅极MOS场效应晶体管[0085]存储器单元300还包括在选择栅极304和S/D区域310和312的表面上的自对准硅化及与SG304的多晶硅的触点和可选地在该图中未示出的实施例中的与MG302的触点之间逻辑FET400是高K金属栅极(HKMG)逻辑FET，其具有由侧壁间隔物404包围的金属栅极402[0087]与前几代逻辑FET的栅极相比，HKMG逻辑FET400的金属栅极402具有更窄的宽度HKMG逻辑FET的金属栅极402的高度被限制在约300至约1000埃(A),以确保由蚀刻或去除极形成在高K栅极电介质406上，侧壁间隔物404形成在牺牲栅极周围，并且层间电介质以HKMG逻辑FET的金属栅极402的高度被限制在约300至约1000A.此外，由于平面化层间辑FET400之前或同时形成并与其共面的存储器单元和HVFET的栅极高度也被限制在类似[0090]图5示出了适用于图1和图2的NVM器件的HVFET500的实施例。根据本公开的实施例制造的HVFET500将在下面参考图6A_6C和图7A_7I被详细描述，其能够处理幅度高达约HVFET栅极电介质506上或上方，该电介质506覆盖在衬底512中形成的分隔源极和漏极(S/FET400的栅极替换工艺所施加的限制，HVFET栅极502需要等于或小于约1000A使用本其中HVFET栅极502由薄多晶硅栅极层形成并且具有从大约300到大约1000A的栅极高度。[0093]现在将参考图6A_6C和图7A至7I详细描述用于制造包括嵌入或整体地形成在单个方法或工艺流程的实施例的流程图。图7A到7I是示出了根据图6A_6C的方法在NVM器件700的制造期间的NVM器件700的一部分的横截面视辑FET的低电压(LV)区与将要形成HVFET的高电压[0095]接下来，在存储器区域706中的衬底704的表面712中形成用于一个或更多个存储器单元的连续的第一沟道710，在外围区域708的LV区中形成用于HKMG逻辑FET的第二沟道栅极电荷储存层多晶硅。阻挡层718c可以包括一层或更多层的热生长或沉积的二氧化硅(SiO2)和/或通过CVD、PECVD或ALD沉[0097]如所示，由于将形成HKMG逻辑FET的LV区中的衬底704的表面712在形成HKMG逻辑[0098]HV栅极电介质720覆盖在外围区域708的HV区中的第三沟道716上形成。HV栅极电积至从约300至约1000A的厚度。可选择地，第一多晶硅栅极层722可以被沉积为未一多晶硅栅极层722、电介质层724和HE膜726的组合厚度为约1000至约2500A.已经发在HE膜726的表面上形成掩模，然后使用任何标准干法或湿法蚀刻技术各向异性地蚀刻HE干法蚀刻；并且氮化硅(SiN)可以使用含氟气体(如CF4或CHF3)的低压等离子体进行干法蚀晶化注入可以包括以约5至约50keV的能量注入锗(Ge)离子并且注入到约1e13cm_3至约HE膜726非晶化，提高了HE膜726防止注入的离子穿透HVFET栅极堆叠并到达沟道716的能特(keV)的能量注入适当的离子种类至约1e1衬底704表面下方约400至约2000A的深度的LDD732。质734可以包括类似于电荷俘获堆叠718的ONO电介质，并且可以使用相同的CVD、PECVD或[0106]接下来，去除从存储器区域706中栅极间电介质734的形成中残留在衬底704表面蚀刻使用上述任何标准氧化物和氮化物等离子体蚀刻化学物质。SG栅极电介质736可以包括一层或更多层合适的电介质材料，例如通过CVD、PECVD或ALD沉积的厚度为约10至约约400A的厚度。的表面上或上方的层，以去除MG728和HVFET栅极730上方的第二多晶硅栅极层738和HE膜栅极730上的部分可以用作用于平面化的CMP或等离子体蚀刻的停724的栅极堆叠被去除，暴露出衬底704的表面712。在暴露的表面上沉积高K栅极电介质在标准多晶硅蚀刻化学物质(例如CHF3或C2H2或HBr/O2)的等离子体中，使用中等功率(约使用标准光刻和蚀刻技术图案化电介质材料(例如二氧化硅(SiO2)或氮化硅(SiN))层来被或氮化硅(SiN)，随后进行毯式(blanket)蚀刻或间隔物蚀刻以去除沉积在衬底704的水平形成自对准硅化物或自对准多晶硅化物756(步骤634)。自对准多晶硅化物也可以形成在艺平面化以形成平面化的表面，牺牲栅极的顶表面通过图案化的硬掩模760(步骤638)。图案化的硬掩模760通常通过使用标准光刻和蚀刻技术图钨及其合金，并且可以使用合适的标准沉积技术来沉积或形成，包括CVD和物理气相沉积摘要部分可能阐述了如发明人所设想的本发明的一个或更多个但并非所有的示例性实施逻辑FET和HVFET的NVM器件及其形成方法。上面已经借助于示出特定功能及其关系的实现