第5章-存储器课件

0

第5章半导体存储器《微机原理与接口技术》1本章主要内容：存储器的分类和性能指标随机读写存储器只读存储器高速缓冲存储器存储器的扩展及其与和CPU的连接第5章

半导体存储器2

5.1存储器概述35.1概述微型计算机的存储结构寄存器：位于CPU中。主存:由半导体存储器(ROM/RAM)构成。辅存：指磁盘、磁带、磁鼓、光盘等大容量存储器，采用磁、光原理工作。高速缓存(CACHE)：由静态RAM芯片构成CPU（寄存器）CACHE（高速缓存）主存（内存）辅存（外存）41.概念存储元：一个双稳态半导体电路，一个CMOS晶体管或磁性材料的存储元，均可以存储一位二进制代码，这个二进制代码位是存储器中最小的存储单位，称为一个存储位或存储元。存储单元：一个或多个存储位组成一个存储单元。2.存储器分类按存储介质分类半导体存储器：存储单元由半导体器件组成。磁表面存储器：在金属或塑料表面涂一层磁性材料作为存储介质。光表面存储器：用激光在记录介质上进行读写。按存取方式分类随机存储器RAM：存储器任何存储单元的内容都可以随机读写。只读存储器ROM：只能对存储内容读出，而不能写入。5.1.1存储器分类5按在计算机中的作用分类5.1.1存储器分类6(1)内部存储器位于主机内部，简称内存或主存，存放系统软件和正执行的程序和使用的数据，CPU可直接访问内存。为与CPU速度匹配，内存采用速度较快的半导体存储器。按照数据保存方法和读写过程，半导体存储器可分成随机存取存储器RAM和只读存储器ROM两大类。RAM可随机写入和读出，访问速度快，但断电后内容会全部丢失，即具有易失性。存放在ROM中的内容不会因断电而丢失，它属于非易失性存储器，计算机只能对ROM读出不能进行写入，改写要用专门的编程器。5.1.1存储器分类7(2)外部存储器简称外存或辅存，是计算机的数据仓库，用来存放暂不执行的程序或不用的数据。外存不能直接与CPU交换信息，要通过专门的接口电路把信息读进内存。外存容量无限，可存放海量数据。数据不易丢失，能保存几十年甚至100年。访问速度比内存慢。5.1.1存储器分类8存储容量存储容量是指存储器能容纳的最大字节数。存储器芯片的存储容量

=存储单元个数×每存储单元的位数。

如：Intel2114芯片容量为1K×4位，6264的容量为8K×8位2.存取周期是指从接收到地址，到实现一次完整的读出或写入数据的时间，是存储器进行连续读或连续写操作所允许的最短时间间隔。一般来说，存取周期越短，计算机运行速度越快。3.功耗半导体存储器属于大规模集成电路，集成度高，体积小，但是不易散热，因此在保证速度的前提下应尽量减小功耗。一般而言，MOS型存储器的功耗小于同容量的双极型。5.1.2存储器的技术指标94.可靠性

指存储器对电磁场、温度变化等因素造成干扰的抵抗能力（电磁兼容性），以及在高速使用时能否正确地存取。与相同容量的其他类型存储器相比，半导体存储器的抗干扰能力更强。5.集成度存储器由若干片存储器芯片组成。半导体存储器的集成度是指在一块数平方毫米芯片上所制作的基本存储单元数，常以“位/片”表示，也可以用“字节/片”表示。存储器芯片的集成度越高，构成相同容量的存储器的芯片就越少。6.其他输入输出电平是否与外部电路兼容，对CPU总线负载能力的要求，使用的灵活性，价格等。5.1.2存储器的技术指标105.2随机读/写存储器11根据结构和特点，随机读写存储器RAM可分成静态随机存储器SRAM和动态随机存储器DRAM两大类。1）SRAM（StaticRAM，静态RAM）用6个MOS场效应管的双稳态电路构成基本存储单元，电路结构复杂，集成度较低，功耗也大，但存取速度很快，访问时间可小于10ns。不适合做容量很大的内存，主要用作高速缓存（Cache），并用于网络服务器、路由器和交换机等高速网络设施上。2）DRAM（DynamicRAM，动态RAM）用MOS开关管控制电容的充放电来存储信息，电路简单，但存取速度慢，电容上存储的信息会丢失，需要刷新。容量大，价格便宜，PC机上的内存都采用DRAM，而且做成内存条，便于扩充内存容量。此外，还被用在其它需要大量存储的场合，如激光打印机、高清晰数字电视等。5.2随机读/写存储器121.SRAM的存储元静态RAM的基本存储电路（即存储元）一般是由6个MOS管组成的双稳态电路。基本存储元存储电路VCCT3T1T4T2行选线XABDDT5T6T7T8I/OI/O列选线YT1、T2、T3、T4MOS管构成双稳态触发器T5、T6门控管，行选信号高电平时导通T7、T8门控管，列选信号高电平时导通注意：在行选线X和列选线Y均为高电平时，T5、T6、T7、T8导通，这时才能进行读写数据。5.2.1静态MOS存储器13读出过程(1)X与Y选择线均为高电平，T5、T6、T7、T8管均导通，A点与D点接通，B点与D接通。(2)若原来存储的是1，A点为高电平，则D点为高电平；B点位低电平，则D为低电平，二者分别通过T7、T8输出到外部数据线，即读出1。(3)若原来存存储的是0，A点为低电平，则D点为低电平；B点位高电平，则D为高电平，二者分别通过T7、T8输出到外部数据线，即读出0。写入过程(1)将要写入的数据送到外部数据线上。若选中该单元，则X与Y选择线均为高电平，T5、T6、T7、T8管均导通，外部数据就分别通过T7、T5管和T8

、T6

送到触发器的A点和B点。(2)若写入1，则T2导通，B点为低电平，T1截止，A点为高电平。(3)若写入0，则T1导通，A点为低电平，T2截止，B点为高电平。5.2.1静态MOS存储器142.SRAM的组成主要通过X0-X63行选择线和Y0-Y63列选择线决定哪个存储单元被选中。5.2.1静态MOS存储器4K×1bit152.SRAM的组成5.2.1静态MOS存储器4K×2bit163.SRAM的读写过程读出过程：

(1)地址码A0-A11加到RAM芯片的地址输入端，经X与Y地址译码器译码，产生行选与列选信号，选中某一存储单元，该单元存储的内容经过一定时间，出现在I/O电路的输入端。(2)在送上地址码的同时，还要送上读/写控制信号(R/W或RD、WR)和片选信号CS，读出时，使R/W=1,CS=0，这时输出缓冲寄存器的三态门将被打开，锁存信息被送至DB上，存储单元信息被读出。写入过程：(1)地址码加在RAM芯片的地址输入端，选中相应的存储单元。(2)将要写入的数据房子DB上。(3)加上片选信号CS=0及写入信号R/W=0，这两个有效控制信号打开三态门使DB上的数据进入电路，送到存储单元的位线上，从而写入该存储单元。5.2.1静态MOS存储器17

4.SRAM的特点速度快，只要不掉电，存储内容就不会丢失每个单元含6个MOS管，电路复杂，集成度低，功耗较大，价格偏高主要用来构造高速缓存（Cache）常用的SRAM芯片：

2114（1K

4） 6116（2K

8）

6232（4K

8） 6264（8K

8）

62256（32K

8） 64C512（64K

8）5.2.1静态MOS存储器185.SRAM芯片举例1).Intel2114是一个容量为1K

4位的静态RAM芯片。Intel2114内部结构图5.2.1静态MOS存储器64×16×4bit=1K×4bit19Intel2114引脚图123456789A6A5A4A3A0A1A2CSGNDVccA7A8A9I/O1I/O2I/O3I/O4WE1817161514131211102114•4096个基本存储单元，排成64×64(210×4)的矩阵；•I/O1~I/O44根双向数据线；•A0~A910根地址线；•A3~A86根地址线作为行译码，产生64根行选线；•A0~A2、A94根地址线作为列译码，产生16根列选线，每根列选线控制一组4位同时进行读写操作。5.SRAM芯片举例1).Intel21145.2.1静态MOS存储器205.SRAM芯片Intel62642).Intel6264是一个容量为8K

8位的静态RAM芯片。12823456789101112131427262524232221201918171615NCA12A7A6A5A4A3A2A1A0D0D1D2GNDD7D6D5D4D3WECE2A8A9A11OEA10CE1VCCA0～Al2：13根地址信号线。其决定了该芯片有多少个存储单元。通常这13根地址线通常接到系统地址总线的低13位上，以便CPU能够寻址芯片上的各单元.D0～D7：8根双向数据线。其决定了芯片上每个存储单元的二进制位数。使用时，这8根数据线与系统的数据总线相连。CE1

、CE2：片选信号线。OE：读允许信号，低电平有效，通常与系统总线的RD相连。WE：写允许信号，低电平有效，通常与系统总线的WE相连。5.2.1静态MOS存储器Intel6264WEOECE1CE2功能01100011数据读入数据写出

011001高阻或三态211.四管动态存储元与静态存储元电路相比，去掉了负载管T3、T4管，即成了动态存储元电路。2.单管动态存储元为进一步缩小存储器的体积，提高集成度。5.2.2动态MOS存储器223.动态RAM的刷新电容C上保存的电荷会逐渐泄漏，使信息丢失。为此，要在DRAM使用过程中及时向保存1的那些存储单元补充电荷，也就是对C进行预充电，这一过程称为DRAM的刷新。温度升高会加快电容的放电，因此两次刷新的间隔不能太长，规定为1~100ms。在70

C时的典型刷新间隔为2ms，绝大多数刷新电路按此标准设计。5.2.2动态MOS存储器234.DRAM芯片举例2164A芯片是一个64K×1bit的动态存储器芯片A0～A7：地址输入线。WE：读写允许信号。当WE=0时，允许写入。当WE=l时，可以读出数据。DIN、DOUT：芯片的数据输入/输出线。RAS：行地址选通信号。CAS：列地址选通信号。芯片的特点：芯片上的地址引脚是复用的。两次送到芯片上去的地址分别为行地址和列地址。5.2.2动态MOS存储器2164A245.SRAM与DRAM特点共同点：必须持续供电，掉电后存储内容丢失。不同点：

SRAM：集成度低，运行功耗大，但是速度快，使用简单，不需要外围刷新电路。

DRAM：集成度高，运行功耗相对低，价格也低，但是由于需要刷新电路，所以速度相比SRAM要慢。5.2.2动态MOS存储器1.为什么要用CacheCPU运算速度比内存读/写速度快很多，因此影响计算机效率的高。目前高端CPU时钟频率已超3GHz，指令执行时间远小于1ns。内存访问速度虽已达ns级，但与CPU有明显差距。解决办法：总线周期中插等待周期TW，会浪费CPU的能力。用高速的SRAM做主存，会使成本上升。在慢速DRAM和快速CPU间设1个容量较小的高速缓冲存储器(Cache)，能不明显增加成本而提高CPU存取数据速度。5.2.3高速缓冲存储器252.程序访问的局部性在一段较短时间内，程序访问的内存地址常集中在很小范围。因为指令是连续分布的，循环和子程序又会重复执行多次，地址就会有时间上集中分布的倾向。对数组和变量等的访问也有一定重复性。对局部范围的存储器地址频繁访问，而对其他地址访问甚少的现象，称为程序访问的局部性，是设计Cache的基本原理。被经常存取的指令和数据会自动从内存搬进Cache，形成主存部分内容的副本。CPU会先向它读/写数据，只有当其中无所需数据，它才对内存读写。空闲时Cache也会与内存交换数据，更新保存其中的副本。5.2.3高速缓冲存储器263.Cache的命中率要存取的指令数据不会全在Cache中。任一时刻CPU能从Cache中获取数据的几率称命中率(HitRate)。影响命中率的因素：Cache容量、存储单元组数目和组大小、地址映射方案、数据替换算法、写操作处理方法和程序本身特性等。没有命中的数据，CPU只能从内存获取，并把该数据所在的数据块调入Cache，使以后对整块数据的读写都从Cache中进行，不必再调用内存。5.2.3高速缓冲存储器275.2.3高速缓冲存储器284.Cache的三级结构Cache集成在CPU的芯片里，也可做在主板上。还可有二级（L2)或三级Cache(L3)，比一级Cache容量更大，能进一步提高命中率。每级缓存中存储的数据都是下级缓存的一部分。CPU读取1个数据时，从L1开始逐级向下查找。在L1中找不到，搜索L2，甚至L3，依然找不到，才去内存中读取。为追求高速，Cache用SRAM构成，全部功能由硬件实现。三级缓存的技术难度和成本是递减的，因此容量是递增的。291）一级缓存(L1Cache)：最早出现在80年代的IntelCPU中，集成在CPU内核旁，速度与CPU接近，结构复杂，收CPU管芯片面积的限制，容量不能太大，一般32

256KB。L1常含容量相同的数据缓存D-Cache和指令缓存I-Cache，可同时访问，以减少争用Cache的冲突。如AMD的AthlonXP(速龙)1.833GHzCPU，具有128KB的L1，表示成64KB+64KB。2）二级缓存(L2Cache)：从486开始，分芯片内置和外置两种。后来L2也集成进了CPU，容量2M~16MB。L2有异/同步两种，L2存取时间15或20ns，而内存条存取时间为60ns或70ns。3）三级缓存(L3Cache)：是在L2内置情况下在主板上外置的，目前L3也已能内置。有了L3，CPU只需从内存中调5%数据。开始L3主要用在服务器和工作站的CPU上，近几年，在酷睿i7/i5/i3等高端桌面机多核CPU中，配置了大容量L3，如4核Corei73860片内具有10MB的L3Cache。4.Cache的三级结构5.2.3高速缓冲存储器305.3只读存储器31

只读存储器ROM的信息在使用时是不能被改变的，即只能读出，不能写入，一般存放固定程序。可分为：

掩膜ROM(MROM)：信息制作在芯片中，不可更改；

PROM：允许一次编程，此后不可更改；

EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程；

EEPROM(E2PROM)：采用加电方法在线进行擦除和编程,

也可多次擦写；

FlashMemory(闪存)：能够快速擦写的EEPROM，但只能按块(Block)进行擦除。5.3只读存储器掩膜只读存储器(MROM)制成后，用户不能修改存储的内容。图为一个4

4位MOS管的ROM32两位地址输入，经译码后译出4种状态，可分别选择4个单元，每个单元有4个输出。行列交叉处，有管子相连的，相应的MOS管导通，位线输出为0，否则输出为1。本例中四个单元的输出分别是:1010、1101、0101、0110。5.3.1掩膜只读存储器掩模ROM的存储单元在生产完成之后，其所保存的信息就已经固定下来了，这给使用者带来了不便。为了解决这个矛盾，设计制造了一种可由用户通过简易设备写入信息的ROM器件，即可编程的ROM，又称为PROM。PROM的类型有多种，包括二极管破坏型PROM存储器、熔丝式PROM存储器等，允许用户通过专门的PROM写入电路，进行一次编程。对PROM来讲，这个写入的过程称之为固化程序。由于击穿的二极管不能再正常工作，烧断后的熔丝不能再接上，所以这种ROM器件只能固化一次程序，数据写入后，就不能再改变了。33可编程的ROM(PROM)5.3.1掩膜只读存储器34如图，顶部开有一个圆形的石英窗口，用于紫外线照射擦除原有信息。一般使用专门的编程器（烧写器）进行编程。编程后，贴上不透光封条。出厂未编程前，每个基本存储单元都是信息1，而编程就是将某些单元写入信息0。5.3.2可擦除可编程只读存储器1.EPROM的存储单元电路是由浮栅雪崩注入MOS管构成，如图。355.3.2可擦除可编程只读存储器36擦除：EPROM芯片上面有1个石英玻璃窗，当用一定波长的紫外线照射后，所有存储单元浮栅上的电荷会形成光电流泄放掉，使浮栅恢复初态1，因此读出的字节均为FFH。擦净的芯片可重新编程。EPROM的显著优点是可多次编程，但不能在线编程。擦除和重写前，必须从电路板上拔下芯片，在紫外线灯下照射10分钟左右，擦除后，再用EPROM编程器，重新写入新的程序或数据。编程过程总是从头到尾，对1块芯片的全部单元进行重写，因此不能对芯片中的部分内容（哪怕1个字节）实现修改。编程：在漏极D和源极S间，加上24V反向电压，D、S间被瞬时雪崩击穿，大量电子通过绝缘层注入到浮栅，使浮栅管导通，存储的信息变为0。其余未编程单元仍保持1不变。由于浮栅被绝缘层包围，注入的电子不会泄露，保存的信息也就不会丢失。5.3.2可擦除可编程只读存储器2.典型EPROM芯片介绍372764A是一个8K

8bit的EPROM芯片A0～Al2:13根地址信号线D0～D7:8根数据线PGM

:编程脉冲控制端OE

:输出允许信号

CE:芯片允许信号

VPP:

编程电压输入端12823456789101112131427262524232221201918 171615VPPA12A7A6A5A4A3A2A1A0D0D1D2GNDD7D6D5D4D3PGMNCA8A9A11OEA10CEVCC(+5V)2764A有7种工作方式2764A5.3.2可擦除可编程只读存储器2.典型EPROM芯片介绍A9A0VPPVCC数据端功能读输出禁止备用编程校验编程禁止低低高低低高低高

高低

高高

低高

VCCVCCVCC12.5V12.5V12.5V5V5V5VVCCVCCVCC数据输出高阻高阻数据输入数据输出高阻标识符低低高高低高VCCVCC5V5V制造商编码器件编码38CEOEPGM引脚方式2764A的工作方式选择表5.3.2可擦除可编程只读存储器391.EEPROM的特点1)可以以字节为单位进行擦除和重写。2)+5V单电源供电。3)按字节擦除和改写，只需10ms。可改写任一部分内容，擦写上万次，甚至百万次，数据保存10年。4)在线编程。不需专门编程器，不必取下芯片，可在电路板上在线编程（On-lineProgramming）。5)兼有ROM和RAM的特点。断电不丢失信息，又可随机改写，但不能代替RAM，使用中主要是读出。单元擦除比EPROM快，写入比RAM慢得多。6)常见的EEPROM：2816/2817（2K

8）

28C64（8K

8）28C256（32K

8）

28C010（128K

8）28C040（512K

8）5.3.3电可擦可编程存储器2.典型EEPROM芯片介绍2816：2K

8bit40

2816的读取时间是250ns。2816最突出的特点是可以以字节为单位进行擦除和重写，擦或写用CE和OE控制，一个字节的擦写时间是10ms，整片的擦除时间也是10ms。5.3.3电可擦可编程存储器28162.典型EEPROM芯片介绍VPP(V)数据线功能读方式字节擦除字节写片擦除备用方式擦写禁止低低低低高高低高高+9~+15V

+4~+6+21+21+21+4~+6+21输出输入为高电平输入输入为高电平高阻高阻41CEOE引脚方式2816的工作方式2816有6种工作方式，如上表所示。除整片擦除外，CE和OE均为TTL电平，而整片擦除时为+9~+15V，VPP在擦或写方式时均为+21V的脉冲，其它工作方式时是+4~+6V。5.3.3电可擦可编程存储器快擦写存储器即闪存(FlashMemory)，是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，数据删除不是以单个的字节为单位而是以固定的区块为单位，区块大小一般为256KB到20MB。快擦型存储器具有EEPROM的特点，又可在计算机内进行擦除和编程，它的读取时间与DRAM相似，而写时间与磁盘驱动器相当。快擦型存储器操作简便，编程、擦除、校验等工作均已编成程序，可由配有快擦型存储器系统的中央处理机予以控制。用途：取代EPROM和EEPROM，固化BIOS，并用在打印机、条码阅读器、各种仪器和外设中。制作各种闪存盘，没有盘片和读写头，被称固态硬盘(SolidStateDisk,SSD)，容量高达几百GB,是大量应用的新型外存。各类小型存储介质，如:USB闪存盘(U盘）CF卡(紧凑式闪存)SM卡(固态软盘卡)

SD卡(安全数码卡) MMC卡(多媒体卡)

MS卡(记忆棒) XD卡(尖端数字图像卡)等

性能好、功耗低、体积小、重量轻。425.3.4快擦写存储器435.4存储器与CPU的连接1.CPU总线的负载能力总线直接驱动负载的能力超过后会影响信号逻辑电平。例如8086能驱动5个74LS系列TTL逻辑元件，或10个74HC系列CMOS逻辑元件。在设计小系统时，存储器用量较小，可以直接连接，否则应在总线和负载间接缓冲器或驱动器，如74LS244、74LS245等，增大CPU负载能力，即减小信号电平变化时加到总线的电流值，不至影响信号逻辑电平。2.CPU时序与存储器存取速度间的配合CPU要对存储器频繁读/写，选芯片时要考虑其存取速度能否与CPU读/写时序匹配。445.4.1设计接口应考虑的问题3.存储器的地址分配和片选设计时，首先根据所用CPU特点和系统需求，确定内存总量，然后布局，为存储器分配地址范围。由于每块芯片存储容量有限，一个存储器系统由多块芯片组成，要重点考虑容量的扩充方案和片选信号的形成。4.控制信号的连接CPU提供的存储器控制信号，如8086的M/IO、RD、WR（或MEMR，MEMW）等，应与存储器的相关引脚正确连接，才能实现读/写等控制功能。455.4.1设计接口应考虑的问题461.地址译码器存储器由多个芯片构成，CPU进行读/写操作时，首先应选中特定的芯片，称为片选，然后从该芯片中选择所要访问的存储单元。片选和访存的信息，来源于CPU执行存储器读/写指令时，送到地址总线上的地址信息，其中的高位用来生成片选信号，低位直接连到芯片的地址线上，去实现片内寻址。用高位地址信息实现片选的电路称为地址译码器，有门电路译码器、N中取一译码器和PLD(Prog-rammableLogicDevice，可编程逻辑器件)译码器等几种。如果用FPGA设计硬件系统，还可用FPGA芯片的一部分来实现地址译码。74LS138是常用的8选1译码器。5.4.2存储器接口设计4774LS138译码器输入3位二进制码，便在8个输出中产生1个低电平片选信号，也称3-8译码器。当控制端G1=1、G2A=0和G2B=0时，由3个输入端C、B、A电平决定Y7～Y0中哪个输出低电平。常用高位地址和存储器操作信号（如M/IO）作控制端输入。C、B、A与3根地址线连，形成3位二进制编码输入。5.4.2存储器接口设计2.存储空间的扩展存储器芯片在字数或字长方面与实际存储器的要求有差距，所以需要扩展才能满足实际存储器的容量要求，通常有字扩展法、位扩展法和字位同时扩展法。1)位扩展法存储芯片的数据位数有多种规格，如1、4、8，它们可能会被应用在8/16/32位系统中，为了与CPU的数据宽度匹配，可用同一类芯片进行位扩展。也就是说字长不满足实际要求时进行位扩展。将各芯片的数据线连接至数据总线的对应位上，而芯片的地址总线、读/写信号线、选片信号对应的连接在一起。485.4.2存储器接口设计49例

用8片8K1bit芯片扩展成8K8bit的存储器。各片的A12A0并接，各RD、WR、CS引脚并联后用系统RD、WR、CS来控制，各I/O脚分别连数据总线D7D0。5.4.2存储器接口设计5.4.2存储器接口设计2)字扩展法芯片的位数已符合要求，只是增加地址范围，即存储容量不满足实际要求时进行字扩展。将每个芯片的数据线、地址线和读/写控制线全部接在一起，由片选信号来区分各片地址，所以片选信号端连接到译码器的输出端。50例:使用16K

8bit的芯片，组成64K

8bit的存储器。芯片片外A15A14片内A13~A0地址范围000000…00111…11最低地址0000H最高地址3FFFH101000…00111…11最低地址4000H最高地址7FFFH210000…00111…11最低地址8000H最高地址BFFFH311000…00111…11最低地址C000H最高地址FFFFHY0Y1Y2Y33).字位同时扩展：

存储芯片的字长和容量均不满足要求时，字位同时扩展。51设计过程：根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为L×K，要构成容量为M×N的存储器，需要的芯片数为：

（M/L）×（N/K）5.4.2存储器接口设计例用Intel2114（1K

4bit）芯片构成4K

8bit的地址空间。52共需芯片=(M/L)×(N/K)=(4/1)

×(8/4)=8片先作位扩展，2片2114并接成一组1K

8bit的存储器；再作字扩展，用译码器对这4组进行片选。5.4.2存储器接口设计531）线选法用某1位高位地址做片选，低位地址与芯片地址线相连实现片内寻址。电路简单但空间浪费大，因部分地址线未参与译码，会出现地址重叠和地址不连续。例

有2块2764EPROM芯片(8K×8bit)，用线选法对它们进行寻址。画出译码电路示意图，并列出地址范围。2764容量8KB=23×210=213B，共有13根地址线A12

A0。可在地址

3.形成片选信号的三种方法

让A13、A14接芯片1、2的片选CE端，A12

A0接芯片1、2的地址线A12

A0，就实现了线选法寻址。总线A19

A13中任选2根作线选译码信号，当然地址范围会不同。5.4.2存储器接口设计54这样，A13=0选中2764(1)，A14=0选中2764(2)。它们不能同时选中。A12

A0从000H变到FFFH，就能顺序访问被选中芯片中的8K个字节。A19

A15未参与译码，可以是00000

11111中任意编码，下表中是A19

A15=00000时的地址范围。这5位有25=32个编码，会形成许多地址重叠区，例如84000

85FFFH、C4000

C5FFFH等地址都会选中芯片2764(1)。芯片A19~A15A14A13A12~A0一个可用地址范围1×××××10全0~全104000~05FFFH2×××××01全0~全102000~03FFFH1)线选法5.4.2存储器接口设计552)全译码法全部高位地址都参与译码，使每个存储单元的地址都唯一，不存在地址重叠，但译码电路复杂。例

一个8位系统中仅用到1片27128EPROM(16KB)，设计1个译码器为它规定地址1C000

1FFFFH，译码器采用74LS138。27128容量16KB=24

210=214字节，有14根地址线A13

A0，将与地址总线A13

A0相连。余下6根A19

A14全部参与译码。观察要求的地址范围1C000H～1FFFFH，与A19

A14对应编码是000111，译码方案只要保证这6根地址线的信号为此编码时，译码器才有低电平译码输出。5.4.2存储器接口设计输入地址信息地址范围A19A18A17A16A15A14A13~A0000111全0~全11C000H~1FFFFH5674LS138的G1接A14，它必须为1；G2A接M/IO的反相，访内存时为高，取反后为0；G2B接低电平输入与非门，只有A19A18均为0时其输出才是0，三个控制端电平满足。译码输入C、B、A接地址线A17A16A15,其不同编码可生成8个片选信号。按地址A17A16A15=011,它对应Y3输出低电平信号,用作27128的

CE输入。输入地址信息地址范围A19A18A17A16A15A14A13~A0000111全0~全11C000H~1FFFFH2)全译码法5.4.2存储器接口设计573）部分译码法只对高位地址中的某几位译码，生成片选信号。对被选中的芯片而言，未参与译码的高位地址可以是0或1，因此每个存储单元将对应多个地址。编程时一般将未用的地址位设为0。能简化译码电路，但与线选法一样会出现重叠地址，浪费地址空间。对于小系统不会引起问题，不要轻易用于大存储容量系统中。例

某系统中，地址总线为A19

A0。试用4块2732EPROM(4K×8bit)芯片构成16K

8bit存储器，起始地址10000H，要求地址连续，采用部分译码法设计译码电路。请画出硬件连线图，并说明各芯片地址范围。5.4.2存储器接口设计582732是4K×8位EPROM。有12根地址线A11

A0，将它们连到地址总线A11

A0。因是部分译码，可选A19

A12高位地址中的部分参与译码，如A16

A12。而A19

A17不参与译码，这3位的电平不影响芯片寻址。选74LS138译码器。3）部分译码法5.4.2存储器接口设计芯片A19~A16A15~A11A10A9~A0地址范围RAM1××××001000全0~全12000H~23FFHRAM2××××001001全0~全12400H~27FFHRAM3××××001010全0~全12800H~2BFFHRAM4××××001011全0~全12C00H~2FFFH594.存储器与CPU连接举例例用2114(1K×4bit)芯片构成4K×8bit的地址空间。假设起始地址是2000H。选用74LS138译码器。共需要8片2114芯片，分成4组，每组两片。首先进行位扩展，用两片芯片扩展为8位，构成1K×8bit的空间。然后按组进行字扩展，扩展为4组，构成4K×8bit的地址空间。地址分别是2000H-23FFH，2400H-27FFH，2800H-2BFFH，2C00H-2FFFH。5.4.2存储器接口设计芯片A19~A16A15~A11A10A9~A0地址范围RAM1××××001000全0~全12000H~23FFHRAM2××××001001全0~全12400H~27FFHRAM3××××001010全0~全12800H~2BFFHRAM4××××001011全0~全12C00H~2FFFH605.4.2存储器接口设计61例

为8086系统设计8K字ROM和8K字RAM的存储器系统，要求用4K×8的EPROM芯片27