集成电路工程导论 课件 05-集成电路制造工艺

项目五集成电路制造工艺项目5｜集成电路制造工艺学习导航01任务5.1工艺段落的划分02任务5.2典型工艺技术03任务5.3先进工艺技术04任务5.4集成电路制造工艺实例2项目5｜集成电路制造工艺任务5.1-工艺段落划分-FEOL/MEOL/BEOL项目5｜集成电路制造工艺集成电路制造三大段落一、FEOL前段制程从裸硅片到形成有源器件，含阱注入、栅氧化、多晶硅栅、源漏掺杂、STI隔离决定器件核心性能，是制造中最关键环节二、MEOL中段制程经接触孔将有源区连到第一层金属，含接触孔刻蚀、阻挡/种子层、钨填充、CMP连接器件与互连的关键桥梁三、BEOL后段制程第一层金属到钝化层的全部互连，含金属层与层间介质淀积、通孔刻蚀、金属填充、CMP先进制程金属层可达10–16层，影响芯片速度与功耗4项目5｜集成电路制造工艺接触孔（Contact）与通孔（Via）一、接触孔（Contact）连接晶体管有源区（源/漏/多晶硅栅）到第一层金属，需穿过多层介质接触电阻对器件性能影响显著通常用钨（W）填充，配合Ti/TiN阻挡层尺寸最小，是工艺节点的关键特征二、通孔（Via）连接相邻金属层之间的垂直互连通道位于BEOL中，在不同金属层之间形成电气连接通常用铜（Cu）填充，需Ta/TaN阻挡层防止铜扩散先进工艺中尺寸从90nm到几纳米不等5项目5｜集成电路制造工艺任务5.2典型工艺氧化、掺杂、薄膜淀积6项目5｜集成电路制造工艺氧化工艺概述一、工艺概述氧化是集成电路制造中最基础也最重要的工艺之一将硅片置于高温氧化气氛中，在硅表面生长SiO2薄膜二、SiO2的四大作用①表面钝化层：覆盖硅片表面，减少表面态和界面缺陷，提高器件稳定性②掺杂阻挡层：在离子注入时阻挡杂质进入非目标区域，实现自对准工艺③表面绝缘体：在金属互连层间提供电学隔离，含局部氧化隔离（LOCOS）与浅槽隔离（STI）④器件中的绝缘部分：MOSFET栅氧化层（SiO2，厚度仅1–2nm）与场区氧化层三、工艺特性与趋势SiO2具有优异的绝缘性能（Eg≈9eV）、良好的界面特性和工艺兼容性栅氧化层厚度已从早期的100nm减小到先进工艺的1nm左右，接近物理极限7项目5｜集成电路制造工艺干法氧化（DryOxidation）一、工艺定义将硅片置于高温（通常750°C~1100°C）管式炉中，通入高纯度干燥氧气（O2），与硅片表面直接发生化学反应，生长SiO2薄膜二、化学反应式Si(固)+O2(气)→SiO2(固)三、核心特点氧原子扩散通过已生长的SiO2层到达Si-SiO2界面，与硅反应，使氧化层向硅内部生长约46%在原始硅表面以上，54%在原始硅表面以下四、IC制造中的应用栅氧化层（GateOxide）是最关键应用，MOSFET栅氧化层要求极高：厚度极薄：先进工艺仅1~2nm（约5~10个原子层）极高致密性：任何针孔或缺陷都导致漏电；极低界面态密度，影响载流子迁移率；高击穿电压，保证器件可靠性这正是必须使用干法氧化的原因——湿法氧化无法满足栅氧化层的质量要求8项目5｜集成电路制造工艺湿法氧化（WetOxidation）一、工艺定义硅片置于高温管式炉中，同时通入高纯度氧气（O2）和水蒸气（H2O），表面与水蒸气反应生长SiO2二、化学反应式Si(固)+2H2O(气)→SiO2(固)+2H2↑三、关键区别H2O分子在SiO2中扩散系数远大于O2（分子更小、溶解度更高~1019vs~5×1016cm-3），故湿法氧化速率远快于干法四、局限性界面质量不如干法：界面态密度较高，不适合做栅氧化层膜密度较低：湿法腐蚀速率比干法快约50%针孔风险较高：快速生长过程中容易产生微缺陷氢相关缺陷：副产物H2可能引入Si-H键，影响长期可靠性9项目5｜集成电路制造工艺干法氧化vs湿法氧化详细对比（1/2）10参数干法氧化（Dry）湿法氧化（Wet）应用场景栅氧化层等薄氧化场氧化、厚氧化层氧化剂O₂H₂O蒸汽反应速率(1100°C)~0.2μm/hr~0.8μm/hrSiO₂密度2.27g/cm³（致密）较低（疏松）膜质量致密、击穿电压高稍差项目5｜集成电路制造工艺干法氧化vs湿法氧化对比干法氧化湿法氧化一句话质量优先——栅氧专用速度优先——场氧主力核心优势致密、低缺陷、高击穿生长快、效率高、成本低不可替代MOSFET栅氧化层LOCOS厚隔离层产线地位关键层次（criticallayer）非关键层次（non-critical）11项目5｜集成电路制造工艺掺杂工艺概述一、工艺概述掺杂（Doping）是向硅中精确引入杂质原子以改变电导率的关键工艺杂质类型：施主（N型：P、As、Sb）；受主（P型：B、In）二、三种掺杂方法①合金法：将含杂质合金与硅加热形成合金层再推入，现已不常用②扩散法：高温下使杂质原子从高浓度区向硅内部扩散，热驱动力为主③离子注入法：将杂质离子加速到高能量直接打入硅中，IC制造的主流方法三、参数控制关键参数：结深（Xj）、掺杂浓度分布、薄层电阻（Rs）离子注入的精确性与可控性使其成为亚微米工艺中唯一的掺杂方法12项目5｜集成电路制造工艺扩散法掺杂（Diffusion）一、基本原理杂质原子由高浓度区向低浓度区热运动遵循Fick扩散定律扩散系数D与温度呈指数关系：D~D0exp(-Ea/kT)典型工艺条件：温度900~1200°C，时间30~300min二、优缺点分析优点：设备简单，成本低可批量处理（100片/批）适合深结扩散（>0.5um）缺点：高温过程（900~1200°C），横向扩散难精确控制，不适合浅结13项目5｜集成电路制造工艺离子注入法（IonImplantation）一、工艺概述离子注入是现代IC制造中最重要的掺杂方法，精度远高于扩散法二、离子注入机基本结构①离子源：将杂质元素电离产生离子束②质量分析器：用磁场按质荷比分离所需离子③加速管：将离子加速到所需能量（keV–MeV）④聚焦与扫描系统：使离子束均匀扫描硅片表面⑤终站：装载硅片，可倾斜角度进行注入三、关键工艺参数注入能量决定深度（投影射程Rp）；剂量决定掺杂浓度注入角度影响沟道效应；束流电流决定生产效率能量范围：低能（0.2–5keV）用于超浅结，高能（>200keV）用于深阱注入14项目5｜集成电路制造工艺离子注入的优缺点与损伤退火一、离子注入的优点精确可控：浓度误差小于1%，结深由能量精确决定低温工艺：室温进行，不改变原有杂质分布自对准：可穿过薄膜注入，并以多能量叠加控制掺杂剖面二、缺点与对策注入损伤：高能轰击致点缺陷、位错环甚至非晶层→退火（RTA/RTP优于炉管）修复沟道效应：离子沿晶向深窜→倾斜7°或预非晶化（PAI）剂量率效应：高束流致局部加热→控制束流密度与扫描速率15项目5｜集成电路制造工艺扩散法vs离子注入法对比维度扩散法⏳离子注入法🚀温度高温（~1100°C）低温（室温~400°C）控制精度粗放精确(±1%)分布轮廓表面浓度最高，单调递减峰值可在表面下横向扩散严重极小损伤无需退火修复掩蔽层厚SiO₂薄SiO₂或光刻胶设备成本低极高工艺效率高（批量）低（单片）超浅结❌不适合✅唯一选择先进工艺节点❌45nm以上✅所有先进节点16项目5｜集成电路制造工艺薄膜淀积工艺一、薄膜材料分类薄膜淀积是在硅片表面形成各种材料薄层（nm~um）介质膜：SiO2、Si3N4、低k介质（SiOC、SiOF、多孔介质）导电膜：多晶硅、金属（Al、Cu、W、Co）、金属硅化物（TiSi2、NiSi）阻挡层：TiN、TaN、TiW（防止金属扩散）二、三大薄膜技术CVD（化学气相淀积）：化学反应成膜，覆盖性好，适合批量生产PVD（物理气相淀积）：溅射成膜，纯度高，适合金属膜ALD（原子层淀积）：自限制反应，原子级精度，先进工艺中已成为High-k金属栅、阻挡层的标准工艺17项目5｜集成电路制造工艺CVD工艺详解（ChemicalVaporDeposition）一、CVD基本原理气态前驱体（Precursor）在加热硅片表面发生化学反应，生成固态薄膜副产物从表面脱附并随气流排出反应腔二、CVD主要类型及应用APCVD（常压）：设备简单，适合SiO2，但均匀性较差LPCVD（低压0.1–1Torr）：均匀性优良，台阶覆盖好，常用Si3N4、多晶硅PECVD（等离子增强）：等离子体降低温度（200–400°C），适合BEOL介质HDP-CVD：高密度等离子体，可填充高深宽比结构，适合STI三、常见薄膜及其反应SiO2：SiH4+O2→SiO2+2H2（PECVD，400°C）Si3N4：3SiH2Cl2+4NH3→Si3N4+6HCl+6H2（LPCVD，750°C）多晶硅：SiH4→Si+2H2（LPCVD，620°C）18项目5｜集成电路制造工艺PVD工艺详解（PhysicalVaporDeposition）一、PVD基本原理（磁控溅射法）利用等离子体中的高能离子（Ar+）轰击靶材，物理溅射出靶材原子溅射出的原子在硅片表面淀积形成薄膜二、溅射法的主要优势可淀积几乎所有金属和合金材料薄膜成分与靶材一致（组分转移精确）淀积温度低（硅片可保持室温），兼容BEOL流程薄膜纯度高，附着力好三、PVD设备结构①真空腔体：基底压力<10⁻⁷Torr②靶材（Cathode）：待淀积材料，接RF/DC电源③基座（Anode）：装载硅片④磁控管（Magnetron）：磁场增强电离效率⑤气路系统：Ar气体入口四、PVD的局限性台阶覆盖能力差，对高深宽比结构填充困难19项目5｜集成电路制造工艺ALD工艺详解（AtomicLayerDeposition）一、ALD基本原理通过交替脉冲两种或多种前驱体，利用自限制表面化学反应实现逐层生长每cycle只生长约0.1–0.2nm，厚度控制可达原子级精度（±0.01nm）二、ALD工艺循环（以Al2O3为例）①TMA脉冲：三甲基铝Al(CH3)3吸附到表面-OH基团上②N2吹扫：去除多余的TMA和气相副产物③H2O脉冲：与表面-CH3反应生成Al2O3和CH4④N2吹扫：去除多余的H2O和CH4副产物重复①–④循环直至所需厚度三、ALD的独特优势原子级精度控制，极均匀的薄膜厚度极优异的台阶覆盖（100%保形性，即使对极高深宽比结构）可在低温（100–350°C）下进行，可精确控制薄膜组分（多层/纳米叠层）ALD已成为High-k介质（HfO2）、金属栅功函数调节层、铜扩散阻挡层的标准工艺20项目5｜集成电路制造工艺CVD/PVD/ALD全面对比维度CVDPVD（溅射）ALD一句话化学反应沉积，兼顾速度与质量物理轰击沉积，金属薄膜首选原子层精度的"终极CVD"沉积速率⭐⭐⭐快⭐⭐⭐快⭐慢薄膜质量⭐⭐良好⭐⭐⭐致密⭐⭐⭐极优台阶覆盖⭐⭐良好⭐差⭐⭐⭐完美厚度控制⭐⭐nm级⭐⭐nm级⭐⭐⭐单原子层设备成本⭐⭐中等⭐⭐中等⭐昂贵产能⭐⭐⭐高⭐⭐中-高⭐低先进节点重要性⭐⭐⭐关键⭐⭐重要⭐⭐⭐不可替代适合材料介质、多晶硅金属、合金高k、超薄阻挡层21项目5｜集成电路制造工艺掩模版（Mask/Reticle）一、功能与结构掩模版是光刻中承载电路图形的母版，多为石英玻璃板表面涂铬层，由电子束直写生成图形尺寸通常6×6英寸（先进制程）或5×5英寸图形为芯片尺寸的4倍，步进式投影缩小二、掩模版类型亮场（BrightField）：大部透光，配正胶暗场（DarkField）：大部不透光，配负胶相移（PSM）：利用相位干涉提升分辨率交替式：相邻透光区相位差180°衰减式（Att-PSM）：部分透光相移层22项目5｜集成电路制造工艺对准和曝光一、光刻成像原理晶圆与掩模在光刻机中精准固定光源（汞蒸气灯或准分子激光器）发出紫外光束光束经掩模镂空部分与多层透镜汇聚，投射到晶圆的一小块面积上二、光刻胶（光致抗蚀剂）光敏聚合物涂到硅片上前烘，可阻止腐蚀工艺，故称光致抗蚀剂（光刻胶）以光刻板为掩模，用紫外光曝光后在显影液中显影，得到聚合物图像正胶/负胶决定去除曝光部分还是非曝光部分，形成孔或岛状结构另有对电子束、X射线和离子束敏感的抗蚀剂显影后经腐蚀、掺杂、氧化和金属化等工序，最终形成电路23项目5｜集成电路制造工艺曝光光源一、光刻分辨率公式R=k₁·λ/NA，提升分辨率靠缩短波长与增大数值孔径二、光源演进历程g-line（436nm）：1980年代主流，高压汞灯，线宽~0.8–1.0µm，NA0.28–0.45i-line（365nm）：1990年代初，高压汞灯，线宽~0.35–0.5µm，NA0.48–0.57KrF（248nm）：准分子激光，线宽~0.13–0.25µm，NA0.6–0.75ArF（193nm）：准分子激光，深紫外DUV，线宽~0.065–0.13µmArF浸没（193i）：加水浸没（n=1.44），等效NA>1.35，可达7nmEUV（13.5nm）：极紫外光，反射式光学系统，用于7nm以下节点24项目5｜集成电路制造工艺光刻与刻蚀步骤-涂胶一、光刻七步骤依次为涂胶、前烘、曝光、显影、坚膜、刻蚀、去胶刻蚀将光刻胶图形转移到下方薄膜或硅衬底上二、涂胶工艺要点涂胶前硅片表面须清洁干燥，最好在氧化或蒸发后立即涂胶，防止表面沾污一般采用旋涂法，靠表面张力与离心力将光刻胶铺展成均匀胶膜胶膜要求：厚度适当、膜层均匀、黏附良好25项目5｜集成电路制造工艺光刻与刻蚀步骤-前烘一、前烘的定义又称预烘/软烘焙，蒸发部分溶剂使胶膜软化，增强黏附性与耐蚀性二、温度与时间要求过高或过长：热交联留底膜，灵敏度下降过低：溶剂残留，针孔密度增大、浮胶、图形变形过短：骤热发泡，造成浮胶三、工艺参数由实验确定，随胶种与膜厚而变通常80℃干燥箱10~15分钟，或用红外灯里外干燥26项目5｜集成电路制造工艺光刻与刻蚀步骤-曝光一、曝光的定义通过选择性光化学反应改变曝光区溶解性，显影后得到掩模图形二、接触曝光步骤依次为定位、对准、曝光需精密微调压紧并配合光学观察对准三、曝光量控制取决于光刻胶吸收谱、配比、膜厚、光源谱及衬底反射需通过试验确定最佳曝光时间27项目5｜集成电路制造工艺光刻与刻蚀步骤-显影一、湿法显影用显影液溶去应除胶膜；要求去除胶溶解快、保留胶溶解极小、杂质毒性少二、干法显影等离子体中曝光区与非曝光区反应不同；未曝光区蒸发减薄40~45%，留膜率85%以上三、时间控制与镜检显影时间过长会致膨胀过溶、分辨率下降、浮胶，须由实验确定显影后镜检套准、边缘、残胶/皱胶/浮胶/划伤，不合格返工28项目5｜集成电路制造工艺光刻与刻蚀步骤-坚膜一、坚膜定义又称后烘、硬烘焙，即显影后烘焙除去显影液与残留水分作用：改善胶膜黏附、增强抗蚀能力二、温度与时间控制坚膜不足：膜强度低，腐蚀时易浮胶坚膜过度：热膨胀致翘曲剥离，腐蚀时钻蚀、浮胶温度过高：聚合物分解，降低黏附与抗蚀能力29项目5｜集成电路制造工艺光刻与刻蚀步骤-刻蚀一、各向同性刻蚀各方向刻蚀速率相同，呈圆弧/钟形剖面，横向钻蚀（Undercut）显著EtchBias≈刻蚀深度；典型为湿法化学刻蚀用于非关键层、表面清洁；例BOE刻SiO2、H3PO4刻Si3N4二、各向异性刻蚀垂直速率远大于横向，接近垂直侧壁，横向钻蚀极小EtchBias很小；典型为干法等离子体刻蚀用于栅极、接触孔等关键层；例Cl2/BCl3刻Al30项目5｜集成电路制造工艺光刻与刻蚀步骤-去胶一、去胶定义光刻图形腐蚀完成后，将图形表面的光刻胶膜去除干净二、主要方法溶剂去胶：用有机溶剂溶解光刻胶氧化去胶：用强氧化剂分解光刻胶等离子去胶：等离子体灰化，干法去除31项目5｜集成电路制造工艺金属化工艺概述一、金属化（Metallization）在硅片表面形成金属互连层连接各器件，直接影响速度、功耗、可靠性与成品率二、金属互连材料要求低电阻率，减小RC延迟；良好的台阶覆盖与介质层和硅粘附好；抗电迁移（EM）与应力迁移（SM）能力强抗腐蚀，且与后续工艺兼容三、从Al到Cu的演进早期用Al-Si或Al-Cu-Si合金，电阻率~3.1µΩ·cm深亚微米后改用Cu互连（~1.67µΩ·cm，比Al低约40%）Cu引入大马士革（Damascene）工艺32项目5｜集成电路制造工艺Al金属化vsCu互连维度Al金属化Cu互连诞生年代1960s（与IC同岁）1997年（IBM发明）电阻率2.65μΩ·cm1.68μΩ·cm（低37%）工艺方式减法（刻蚀）加法（大马士革+CMP）阻挡层需要不需要（Al₂O₃自钝化）必须（Ta/TaN防扩散）电迁移寿命1×（基准）~10×允许电流密度~0.5MA/cm²~5MA/cm²RC延迟高（基准）低（配合低k可降60~80%）干法刻蚀✔容易（Cl₂/BCl₃）✘不可能（CuCl₂不挥发）CMP需求✘不需要✔必须（关键步骤）与SiO₂黏附✔好✘差焊盘键合✔直接键合✘必须Al覆盖兼容性传统工艺，兼容性好需全套新设备适用节点>180nm（旧工艺）≤180nm至今层次位置顶层（焊盘）底层~中间层未来保留顶层底层逐渐被Co取代33项目5｜集成电路制造工艺Damascene（大马士革）铜互连工艺一、Cu难以刻蚀的原因Cu的卤化物（CuCl₂、CuF₂等）沸点高、不易挥发无法像AlCl₃那样在等离子体中被抽走，故Cu不能用传统"沉积→刻蚀"减法工艺二、解决方案：Damascene工艺借鉴中世纪大马士革镶嵌工艺：先在介质上挖槽再填入金属、最后磨平，即Damascene（大马士革）工艺名称的由来时间事件意义1990IBM开始研究Cu互连挑战物理极限1997.09IBM宣布CMOS7S工艺成功Cu互连首次实现量产1998IBM在PowerPC750上应用商业验证2000~2003全行业从Al转向Cu180nm/130nm节点切换2004TexasInstruments90nm量产Cu+低k成为行业标准至今所有先进节点均使用CuDamascene7nm以下→混合Co/Cu方案维度传统Al互连CuDamascene工艺类型减法加法沉积PVDAl-Si-CuECDCu（电镀）图形化干法刻蚀（Cl₂/BCl₃）介质刻蚀（非金属）平坦化不需要CMP必须阻挡层不需要必须（Ta/TaN）最小线宽（量产）~180nm~7nm（继续微缩中）极限~130nm（电迁移限制）~3nm（阻挡层占比+尺寸效应）未来保留顶层焊盘底层→Co/Ru替代34项目5｜集成电路制造工艺多层互连结构与RC延迟一、多层互连层次结构先进制程互连层可达10–16层低层（M1–M3）：线条最细，电流密度大中间层（M4–M8）：中等厚度与间距高层（M9+）：较厚宽线，用于电源分配与全局信号二、互连RC延迟问题RC延迟超过门延迟，90nm起成为主要瓶颈减小R：Cu替Al、增厚导线、低阻接触减小C：低k介质替SiO2，k由3.9降至2.5–2.035项目5｜集成电路制造工艺任务5.3先进工艺FinFET、GAA、CFET36项目5｜集成电路制造工艺FinFET（鳍式场效应晶体管）一、FinFET提出背景平面MOSFET在22nm以下出现严重短沟道效应亚阈值摆幅退化、DIBL加剧、漏电增大、阈值难控二、FinFET核心结构垂直鳍（Fin）突出硅片表面栅极环绕三面（三栅），控栅能力大幅增强鳍宽决定沟道宽，不再由光刻线宽决定三、结构参数鳍宽W_fin典型5–8nm（Intel10nm约7nm）鳍高H_fin30–50nm；鳍间距（FinPitch）决定集成密度37项目5｜集成电路制造工艺FinFET结构详解：3DvsPlanar维度平面MOSFETFinFET结构特征沟道在表面，栅极在上方沟道为垂直鳍片，栅极绕三面有效WeffWch（平面尺寸）2Hfin+Wfin（立体展开）DIBL~200mV/V~50mV/V↓75%SS~80~100mV/dec~60~65mV/decIoff漏电流高（基准1×）低（~0.05~0.1×）开关比~10⁵~10⁶~10⁷~10⁸沟道掺杂高掺杂（需抑制短沟道）本征/轻掺杂（Fin自身屏蔽）掺杂散射严重轻微（低掺杂→高迁移率）Vth控制由掺杂浓度决定（波动大）由金属功函数决定（精确）短沟道效应严重（<100nm时明显）显著抑制（三面栅极屏蔽）刻蚀挑战无特殊要求高各向异性刻蚀（>88°）+侧壁粗糙度<0.5nm热预算宽裕敏感（鳍片窄→散热差）工艺复杂度低高首次量产1960s2011年（Intel22nm）适用节点>28nm（已淘汰）22nm~5nm（当前主力）未来走向—→3nmGAAFET延续38项目5｜集成电路制造工艺GAA（Gate-All-Around）纳米片晶体管一、GAA结构原理栅极四面环绕沟道，实现最佳静电控制沟道为横向堆叠的Nanosheet/Nanowire，每管3–4层纳米片宽度大、驱动电流大二、GAA关键工艺步骤①外延Si/SiGe超晶格②刻蚀鳍状结构至叠层底部③选择性刻蚀SiGe，释放Si纳米片④环绕栅high-k介质+金属栅⑤源漏外延SiGe应力源/漏⑥接触孔与S/D接触39项目5｜集成电路制造工艺CFET（ComplementaryFET）堆叠技术一、CFET提出背景2nm以下，标准单元面积成为瓶颈传统CMOS中NMOS/PMOS并排，占用面积大CFET将NMOS堆叠于PMOS之上，面积减半二、核心结构上层NMOSGAA与下层PMOSGAA垂直堆叠共享栅极，源漏独立，中间隔离层分隔三、技术挑战上下对准精度要求极高散热与热管理难度提升40项目5｜集成电路制造工艺先进工艺技术路线图一、平面MOSFET时代（1970–2011）节点10µm→1µm→0.18µm→90nm→28nm45nm引入HKMG，high-k金属栅取代SiO2/多晶硅栅二、FinFET时代（2011–2022）22nm（Intel2011首款）→14→7→5→3nm7nm起EUV量产三、GAA时代（2022–）3nm（三星GAA2022）→2nm（台积电N2/Intel18A，2025预计）四、未来展望（2028–）CFET三维堆叠、2D材料（石墨烯/MoS2）、NC-FET/TFET41项目5｜集成电路制造工艺任务5.4集成电路制造工艺实例TTL集成电路工艺流程CMOS集成电路工艺流程Bi-CMOS工艺42项目5｜集成电路制造工艺TTL集成电路工艺流程一、工艺基础TTL制造工艺在硅外延技术与平面晶体管工艺基础上发展而来二、基本工艺过程①在衬底硅片上生长外延层，并划分为电隔离区域②在各隔离区内制作元器件（晶体管、二极管、电阻）③完成元器件之间的互连④装片、引线，封装成IC43项目5｜集成电路制造工艺TTL反相器电路的主要工艺步骤44项目5｜集成电路制造工艺CMOS工艺流程概览CMOS（互补金属氧化物半导体）是当前集成电路的主流工艺技术CMOS工艺流程：在同一个硅衬底上同时制造NMOS和PMOS晶体管双阱CMOS工艺主要步骤阶段一