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文档简介

1.2数字逻辑电路

大规模数字电路由组合逻辑器件和时序逻辑器件组成。组合逻辑器件包括反相器、驱动器、三态门、与门、或门、异或门六种基本单元。时序逻辑器件包括D触发器、锁存器、RAM（Random-AccessMemory）和ROM。其中基本逻辑器件为反相器、与门和或门三种，其它为复合逻辑器件。1.2.1基本数字逻辑器件（a）特定外形符号（b）矩形轮廓符号

图1.1与、或、非的图形符号在VerilogHDL的可视化工具（如部分EDA软件的原理图编辑器）中，逻辑器件的符号表示遵循一些实用惯例：1.多输入门：与门、或门等逻辑门常被绘制为具有多个（超过两个）输入端的符号。这并非表示其物理结构，而是直观地表示“对多个输入信号进行同一种逻辑运算”，其效果等同于多个标准双输入门的级联。2.输入端带反相圈：在某个逻辑门的输入信号线末端绘制一个小圆圈“○”，表示该信号在进入此门之前先经过了一次逻辑取反（即通过了一个反相器）。这是为了简化原理图，避免大量单独的反相器符号，同时不影响逻辑功能的正确表达。3.异或门的特殊地位：尽管在经典数字电路理论中，异或门（XOR）通常被视为由基本门（如与非门）构成，但在现代设计实践中，标准单元库和综合工具都已将其作为一个独立的、高效的基本逻辑单元来提供和使用。因此，在这些工具中，异或门通常拥有自己的专用符号，并被视为可直接调用的“基本逻辑器件”。1.2.2数字电路的VerilogHDL描述数字电路系统就是图中的电路图部分，电路系统的工作过程就是把输入端clock和reset的波形信号转化为输出端q波形信号数字逻辑电路及其工作过程电路为二分频器，由一个D触发器和一个反向器组成。二分频器把从clock端输入的信号进行二分频，从q端输出（为什么？）VerilogHDL语言用来描述这个二分频器电路和输入端、输出端波形信号的语言。对二分频器电路和输入波形进行建模。利用EDA软件，仿真二分频器的工作过程。二分频器电路的工作需要在其电路的输入端加入激励波形信号，即从reset端输入的复位信号波形信号和从clock端输入的方波信号。电路的输入端信号称为激励信号。在EDA环境中，把用VerilogHDL描述的二分频器电路和输入激励信号文件，进行编译，运行。在波形窗口得到输入端clock、renset以及输出端q的波形信号。学习如何来编写可综合风格的VerilogHDL功能模块，如二分频器电路；如何利用VerilogHDL语言产生激励信号，如reset和c

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