VerilogHDL负责数字电路设计（AI助学版）课件

10.1任务任务使用关键字：taskendtask任务中声明语句的语法与模块定义中的对应声明语句的语法一样用input，output或inout对任务的端口进行声明；通过input和inout端口把数据传递到任务中，在任务中进行处理，当任务执行完成后，通过output和inout端口传回模块的端口用来和外部信号相连接，而任务的I/O（输入/输出）变量则用来向任务中传入或从任务中传出变量模块可以调用任务，任务可以调用其他任务10.1.1任务应用激励信号千差万别，针对不同应用对应有各种各样的任务深入学习任务，灵活掌握任务的使用方法，对于编写激励信号有很大的帮助moduleoperation;...parameterdelay=10;reg[15:0]A,B;reg[15:0]AB_AND,AB_OR,AB_XOR;always@(AorB)beginbitwise_oper(AB_AND,AB_OR,AB_XOR,A,B);end...taskbitwise_oper;output[15:0]ab_and,ab_or,ab_xor;input[15:0]a,b;begin#delayab_and=a&b;ab_or=a|b;ab_xor=a^b;endendtask...endmodule任务bitwise_oper，完成对两个16位数进行按位与（&）、按位或（|）和按位异或（^）操作任务的定义和调用是在模块内进行模块的变量定义与任务中变量的定义不同AB_AND对应于任务输出ab_and，AB_OR对应于ab_or，AB_XOR对应于ab_xor；而delay的值在模块中定义，在任务中直接使用使用ANSIC风格的变量声明进行任务定义//definetaskbitwise_opertaskbitwise_oper(output[15:0]ab_and,ab_or,ab_xor,input[15:0]a,b);begin#delayab_and=a&b;ab_or=a|b;ab_xor=a^b;endendtaskmodulesequence;regclock;initialinit_sequence;//启动init_sequence任务alwaysbeginasymmetric_sequence;//启动asymmetric_sequence任务endtaskinit_sequence;beginclock=1'b1;endendtasktaskasymmetric_sequence;begin#15clock=1'b0;#5clock=1'b1;#5clock=1'b0;#10clock=1'b1;endendtaskendmodule

非对称序列发生器画出波形非对称序列发生器modulesequence;regclock;initialinit_sequence;//启动init_sequence任务alwaysbeginasymmetric_sequence;//启动asymmetric_sequence任务endtaskinit_sequence;beginclock=1'b1;endendtasktaskasymmetric_sequence;begin#15clock=1'b0;#5clock=1'b1;#5clock=1'b0;#10clock=1'b1;endendtaskendmodule

10.1.2自动（可重入）任务任务在本质上是静态的，任务中的所有声明项的地址空间是静态分配的，同时并发执行的多个任务共享这些存储区。如果这个任务在模块中的两个地方被同时调用，则这两个任务调用将对同一块地址空间进行操作。操作的结果很有可能是错误的。为了避免这个问题，verilogHDL通过在task关键字前面添加automatic关键字。使任务成为可重入的，这样声明的任务也称为自动任务，每次调用时，在动态任务中声明的所有模块项的存储空间都是动态分配的，每个调用都对各自独立的地址空间进行操作。这样，每个任务调用只对自己所拥有的独立变量副本进行操作，因此可以得到正确的执行结果。所以，如果某一任务有可能在程序代码的两处被同时调用，最好使用自动任务。moduletop;reg[15:0]cd_xor,ef_xor;reg[15:0]c,d,e,f;...taskautomaticbitwise_xor;output[15:0]ab_xor;input[15:0]a,b;begin#delay//ab_and=a&b;//ab_or=a|b;ab_xor=a^b;endendtask...alw