电工学第20章 门电路和组合逻辑电路

电工学第20章·数字电子技术基础门电路和组合逻辑电路Contents本章内容概览门电路和组合逻辑电路的核心知识脉络与学习路径01数字信号与脉冲信号基础02基本门电路及其组合03TTL与CMOS集成门电路04逻辑代数与函数化简05组合逻辑电路分析与应用CHAPTER01数字信号与脉冲信号基础从模拟到数字——理解信号本质差异与脉冲参数体系Chapter20·Fundamentals模拟信号与数字信号模拟信号在时间和数值上均连续变化，数字信号则在时间和数值上均离散。两者对应不同的电路体系：模拟电路中晶体管工作在放大区，数字电路中晶体管工作在开关状态（截止区与饱和区），分析方法从线性分析转变为逻辑代数分析。模拟信号与模拟电路示波器上的正弦波信号显示数字信号与数字电路数字集成电路芯片微距实拍01模拟信号在时间和数值上均连续变化，典型如正弦波信号，可用连续函数精确描述02模拟电路（如整流、放大电路）注重输入输出信号间的大小和相位关系分析03晶体管工作在放大区，利用其线性放大特性实现信号处理，分析方法以微变等效电路为主01数字信号在时间和数值上均不连续，仅有高电平和低电平两种离散状态02数字电路注重输入输出信号之间的逻辑因果关系，而非信号幅值的精确大小03晶体管工作在截止区和饱和区，起电子开关作用，分析工具是逻辑代数（布尔代数）CHAPTER20·PULSESIGNALS脉冲信号的主要参数实际脉冲信号具有上升时间、下降时间等非理想特性，其关键参数直接决定了数字电路的工作频率上限和信号完整性，是设计和分析数字系统的基础物理量。脉冲幅度脉冲信号从起始值变化到最大值的幅度，衡量信号强度的基本参数A上升时间脉冲前沿从0.1A上升到0.9A所需时间，反映电路的开关速度0.1→0.9A下降时间脉冲后沿从0.9A下降到0.1A所需时间，与上升时间共同决定信号质量0.9→0.1A脉冲宽度前沿与后沿在0.5A处的时间间隔，定义有效信号持续时间@0.5A周期与频率相邻脉冲间隔为周期T，倒数f=1/T为脉冲重复频率f=1/TSEMICONDUCTORSWITCHING半导体器件的开关特性二极管和三极管在数字电路中不作为放大器件使用，而是工作在导通/截止两种极端状态，充当电子开关。二极管开关特性正向偏置导通（正向压降约0.7V），反向偏置截止，开关速度受结电容限制。硅管导通压降稳定，锗管约0.3V，高频应用需考虑反向恢复时间。0.7V三极管截止状态基极电流为零时集电极-发射极近似开路，输出高电平，对应逻辑"断开"。此时集电结和发射结均反偏，仅有极小漏电流流过。HIGH三极管饱和状态基极电流足够大时集电极-发射极近似短路（饱和压降约0.3V），输出低电平。此时两个PN结均正偏，三极管失去放大能力。0.3V开关时间参数开通时间ton和关断时间toff限制了数字电路最高工作频率。延迟时间与存储时间是主要影响因素，高速开关管需优化工艺减少载流子寿命。ton/toff正逻辑与负逻辑高电平为"1"、低电平为"0"称正逻辑，反之称负逻辑，无特殊说明均采用正逻辑。同一电路按不同逻辑规定可得到不同的逻辑功能描述。正逻辑Chapter02基本门电路及其组合从三种基本逻辑关系到复合门电路的完整体系FUNDAMENTALLOGIC三种基本逻辑关系"与"、"或"、"非"是数字逻辑的三种基本因果关系，所有复杂的逻辑运算都可以由这三种基本关系组合而成。'与'逻辑AND全1出1、有0出0——所有条件全部具备时事件才发生开关A和B串联控制灯泡，仅同时闭合时灯才亮Y=A·B：00→001→010→011→1Y=A·B'或'逻辑OR有1出1、全0出0——任一条件满足事件即发生开关A和B并联控制灯泡，任一闭合灯泡即亮Y=A+B：00→001→110→111→1Y=A+B'非'逻辑NOT结果与条件相反——条件具备时结果反而不发生开关A与灯泡并联，A断开时灯亮、A闭合时灯灭Y=A̅：0→11→0Y=A̅CHAPTER20·GATECIRCUITS二极管与门和或门电路利用二极管的单向导电性可实现基本逻辑运算：二极管与门通过串联结构实现'全1出1'，二极管或门通过并联结构实现'有1出1'。分立元件门电路结构简单但存在电平偏移、驱动能力弱等局限，实际工程中主要使用集成门电路。01与门电路结构两个二极管阳极分别接输入A、B，阴极共同接输出Y，Y经上拉电阻R接正电源02与门工作原理A、B均高电平时两管截止，Y被R拉至高电平(1)；任一输入低电平时对应管导通，Y被拉至低电平(0)03或门电路结构两个二极管阴极分别接输入A、B，阳极共同接输出Y，Y经下拉电阻R接地04或门工作原理A、B均低电平时两管截止，Y被R拉至低电平(0)；任一输入高电平时对应管导通，Y为高电平(1)与门ANDABY000010100111局限输出高电平因二极管正向压降降低约0.7V，多级级联时电平偏移累积严重或门ORABY000011101111局限输出低电平因二极管压降抬高约0.7V，带负载能力弱，不适合驱动后级电路CHAPTER20·门电路非门电路与组合门电路三极管非门利用开关特性实现逻辑取反，是三种基本门中唯一具有信号放大和整形能力的门电路。将基本门级联可构成与非门、或非门、与或非门等组合门，其中与非门因具备"通用性"而在集成电路中占据核心地位。01三极管非门输入高电平时三极管饱和导通输出低电平，输入低电平时截止输出高电平，实现Y=A̅02与非门NAND由与门和非门级联组成，Y=A·B̅，有0出1、全1出0，是最基本的通用门03或非门NOR由或门和非门级联组成，Y=(A+B)̅，有1出0、全0出1，同样具备通用性04与或非门先做两组与运算，再做或运算，最后取反，Y=(AB+CD)̅，可减少门的总数面包板上搭建逻辑门电路的实验场景CHAPTER03TTL与CMOS集成门电路两大主流数字集成电路技术体系的原理、特性与应用对比CIRCUITANALYSISTTL与非门电路结构与原理TTL与非门以多发射极三极管为输入级、推挽（图腾柱）结构为输出级，实现了"有0出1、全1出0"的与非逻辑。推挽输出使电路同时具备强拉电流和强灌电流能力，是TTL系列性能优越的关键原因。01输入级（T1多发射极三极管）多个发射极分别作为独立输入端，利用发射结和集电结的导通与截止状态切换，实现输入信号的与逻辑功能，是TTL电路的核心创新结构多发射极结构02中间级（T2）起放大和倒相双重作用，将T1的逻辑判断结果进行电流放大，同时产生相位相反的两路驱动信号，分别控制推挽输出级的上下两个晶体管放大倒相03输出级（T3-T4推挽/图腾柱结构）T3为上拉管、T4为下拉管，两管交替导通形成互补推挽输出，确保输出端始终具有低阻抗驱动能力，有效提升开关速度和负载驱动能力图腾柱输出04逻辑功能验证所有输入为高电平时T5饱和导通输出低电平(0)；任一输入为低电平时T5截止输出高电平(1)，完美实现"有0出1、全1出0"的与非逻辑有0出1·全1出0CHAPTER20·DIGITALLOGICTTL门电路的主要电气参数TTL门电路的性能由一组关键电气参数决定：电压传输特性定义了高低电平的边界和噪声容限，扇出系数决定了驱动能力，传输延迟限制了最高工作频率。这些参数是数字系统设计中器件选型和电路可靠性分析的核心依据。电压传输特性输出电压随输入变化的传输曲线，可读UOH、UOL与UTHUTH≈1.4V噪声容限UNH=UOH−UIH，UNL=UIL−UOL，越大抗干扰越强UNH/UNL扇出系数驱动同类门的最大数目，反映带负载能力。标准TTL门扇出系数NO≥8，表示输出端可驱动不少于8个同类门电路的输入端NO≥8输入电流参数IIH≈40μA，IIL≈−1.6mA，影响前级设计≈40μA传输延迟时间输入到输出的平均延迟，决定最高工作频率≈10ns电工学·第20章·门电路和组合逻辑电路三态门与集电极开路门（OC门）三态门增加了高阻输出状态，使多设备共享总线成为可能，是计算机总线架构的核心器件；OC门通过集电极开路结构实现"线与"逻辑和灵活电平转换，两者扩展了标准门电路的应用范围。TRI-STATELOGIC三态输出门（TSL门）01三种输出状态：高电平(逻辑1)、低电平(逻辑0)、高阻态(Z)，高阻态下输出端等效为断开高阻态Z02使能端EN控制：EN有效时正常输出逻辑电平，EN无效时进入高阻态，释放总线控制权EN使能控制03核心应用：多个三态门输出连接到同一总线上，通过分时使能实现多设备共享数据总线分时共享总线OPENCOLLECTOR集电极开路门（OC门）01结构特点：输出三极管集电极悬空不接内部电源，使用时必须外接上拉电阻至正电源外接上拉电阻02"线与"功能：多个OC门输出直接相连，等效为各输出的逻辑与，无需额外与门即可实现线与逻辑03应用优势：可实现不同电平系统间的接口转换，也可直接驱动LED、继电器等较大电流负载电平转换·驱动负载Chapter20·GateCircuitsCMOS门电路基本原理CMOS技术利用NMOS和PMOS管互补配对工作，静态时上拉和下拉网络仅有一个导通，静态功耗接近于零。这一特性使CMOS成为现代数字集成电路的主流技术，从便携设备到高性能处理器均依赖其低功耗和高集成度优势。VDD·GND01互补结构原理：PMOS管组成上拉网络连接电源VDD，NMOS管组成下拉网络接地，二者交替导通INV02CMOS反相器：输入高电平时NMOS导通PMOS截止→输出0；输入低电平时PMOS导通NMOS截止→输出1μW03静态功耗极低：稳态时上拉与下拉网络必有一个完全截止，静态电流接近零，功耗仅为μW量级NAND04CMOS与非门：NMOS串联做下拉（全通才出0），PMOS并联做上拉（任一通则出1），实现NAND逻辑NOR05CMOS或非门：NMOS并联做下拉（任一通即出0），PMOS串联做上拉（全通才出1），实现NOR逻辑CHAPTER20·GATECIRCUITSCMOS传输门与电路综合优势CMOS传输门通过NMOS和PMOS并联实现低阻双向信号传输，是构建多路选择器、锁存器等电路的关键模块。CMOS传输门结构双管并联架构一个NMOS管和一个PMOS管并联连接，栅极分别接互补控制信号C和C̅。这种对称结构确保无论传输高电平还是低电平，总有一个晶体管处于低阻导通状态，从而实现全摆幅信号传输。原理互补开关控制当C=1时两管同时导通，输入信号以极低阻抗传至输出端，导通电阻典型值仅几十至几百欧姆；当C=0时两管同时截止，信号通道完全断开，呈现高阻态，实现理想的开关特性。优势模拟开关特性导通电阻低且与信号电平无关，可传输完整的0~VDD模拟信号，因此又被称为"模拟开关"。广泛应用于采样保持电路、模拟多路选择器和数模混合信号系统中。CMOS电路综合优势≈0μW功耗极低：静态功耗接近零，单门功耗仅约μW级，适合大规模集成和电池供电设备45%VDD噪声容限大：高低电平噪声容限均约为电源电压的45%，远优于TTL电路3–18V电源范围宽：工作电压范围3-18V，可灵活匹配不同系统的供电标准ESD注意事项：输入阻抗极高，易受静电损伤，未使用的输入端不可悬空，必须接固定电平Chapter04逻辑代数与函数化简布尔代数的运算规则、基本定律与逻辑函数的系统化简化方法CHAPTER20·FUNDAMENTALS逻辑代数的基本运算法则逻辑代数是分析数字电路的数学工具，掌握吸收律和摩根定律是逻辑函数化简与电路优化的理论基础。基本恒等式与运算律010-1律—A·0=0、A·1=A、A+0=A、A+1=1，定义变量与常量的基本运算结果02互补律—A·A̅=0、A+A̅=1，变量与其反变量的运算恒为常量03交换律与结合律—A·B=B·A、(A·B)·C=A·(B·C)，与或运算均满足交换和结合04分配律—A·(B+C)=A·B+A·C及A+B·C=(A+B)·(A+C)，后者在普通代数中不成立重要化简定律01吸收律—A+A·B=A和A·(A+B)=A，可直接消除冗余变量项，是化简的核心工具02摩根定律—(A·B)̅=A̅+B̅、(A+B)̅=A̅·B̅，实现与或运算的相互转换03式也成立第20章·门电路和组合逻辑电路逻辑函数的表示方法四种表示方法各有优势：真值表直观完整，表达式便于运算，逻辑图对应电路，卡诺图便于化简。01真值表穷举所有2n种输入组合对应的输出值，n变量有2n行，最完整但变量多时行数激增02逻辑表达式用与、或、非运算符连接变量，标准形式有最小项之和（SOP）和最大项之积（POS）03最小项n个变量的乘积项，每个变量以原变量或反变量形式出现且仅出现一次，n变量有2n个最小项04逻辑图用标准门电路符号表示函数结构，直接对应硬件电路实现方案05四种方法互转真值表→表达式（取输出为1的行写最小项之和）→化简→逻辑图，是标准设计流程LOGICSIMPLIFICATION卡诺图化简法卡诺图利用几何相邻性直观识别可合并最小项，通过画圈合并消去冗余变量，是4变量以下逻辑函数化简的首选方法。01卡诺图结构—n变量有2ⁿ个方格，按格雷码排列，相邻格仅一个变量不同02填图方法—根据真值表或表达式，在输出为1的对应方格中填103合并原理—2个相邻格消去1个变量，2k个格消去k个变量04画圈规则—圈尽可能大且数量尽可能少，每圈至少含1个新1格05适用范围—2–4变量最直观，5变量以上需奎因-麦克拉斯基算法卡诺图化简教学板书示意CHAPTER05组合逻辑电路分析与应用加法器、编码器、译码器、数据选择器等典型组合逻辑电路的原理与设计CHAPTER20·COMBINATIONALLOGIC组合逻辑电路的分析与设计方法组合逻辑电路的输出仅取决于当前输入组合，无记忆功能。其分析遵循"逻辑图→表达式→化简→真值表→功能"的正向流程，设计遵循"需求→真值表→表达式→化简→逻辑图"的逆向流程，两套标准化流程是解决一切组合逻辑问题的方法论基础。分析流程从电路到功能01观察逻辑图，从输入端开始逐级写出每个门电路的输出表达式直到最终输出02利用逻辑代数或卡诺图对表达式进行化简，得到最简逻辑函数03根据化简后的表达式列出真值表，分析输入与输出的对应关系04根据真值表归纳总结电路的逻辑功能，用文字清晰描述其工作原理设计流程从功能到电路01明确设计需求，确定输入变量和输出变量的含义及数量02根据功能要求列出完整的真值表，确定每种输入组合下的期望输出03由真值表写出逻辑表达式（最小项之和），用代数法或卡诺图化简为最简式04根据最简表达式画出逻辑图，选择合适器件实现电路DigitalLogic半加器与全加器半加器实现两个一位二进制数相加（不含低位进位），全加器在此基础上加入低位进位输入，是构成多位加法器的基本单元。半加器（HalfAdder）01实现两个一位二进制数A、B相加，输出和S与进位C，不考虑低位进位02逻辑表达式：S=A⊕B（异或），C=A·B（与运算）03电路构成：一个异或门产生和S，一个与门产生进位C，共需2个门电路04特点：结构简单，仅处理两个输入信号，是构建复杂加法器的基础模块全加器（FullAdder）01实现Ai+Bi+Ci-1相加，输出本位和Si与向高位进位Ci02Si=Ai⊕Bi⊕Ci-1，Ci=(Ai⊕Bi)·Ci-1+Ai·Bi03两个半加器级联加一个或门，第一个半加器算Ai⊕Bi，第二个加入Ci-104n位并行加法器由n个全加器串联，低位进位输出连到高位进位输入CHAPTER20·ENCODER编码器编码器将2n个输入信号转换为n位二进制代码，实现从物理信号到数字编码的映射。优先编码器通过引入优先级机制解决了多输入同时有效的冲突问题。74LS148优先编码器·DIP封装实物01编码概念—将输入信号按特定规律编排为二进制代码，2n个输入需要n位输出编码02普通编码器—任何时刻只允许一个输入有效，如4线-2线编码器用2位输出区分4个输入03优先编码器—多输入同时有效时只对优先级最高的编码，如74LS148（8线-3线）0474LS148特性—I7优先级最高、I0最低，输出为反码形式，配有使能端和状态标志端05典型应用—键盘扫描编码、中断请求优先级判别、A/D转换器的数字输出编码Chapter20·CombinationalLogic译码器与数字显示译码器将n位二进制代码转换为2^n个输出中的唯一有效信号，是编码的逆过程。结合七段数码管，译码器驱动显示系统可将二进制数据转化为人类可读的十进制数字，是人机交互界面中最基础的显示技术。译码器原理与典型器件基本原理n位输入对应2^n个输出，每组输入代码使唯一输出端有效，实现"一对一"的代码转换功能。74LS1383位地址输入A2A1A0选中Y0-Y7之一，低电平有效输出，是数字系统中最常用的3-8线译码器。级联扩展配有G1、G2A、G2B三个使能端，方便级联扩展为更大规模译码器，满足复杂系统的地址译码需求。核心应用存储器地址译码、I/O端口选择、指令译码，是计算机系统核心组合逻辑器件。七段数码管显示结构组成由a-g七个LED段和一个小数点dp组成，通过不同段组合显示0-9及A-F等十六进制字符，是最直观的数字显示方式。驱动芯片74LS48将4位BCD码输入转换为7段驱动信号，内置限流电阻，可直接驱动共阴极数码管，简化电路设计。显示示例如输入BCD码0100(4)→b,c,f,g段亮→显示数字'4'，实现二进制到十进制直观显示，广泛应用于仪表、时钟、计数器等设备。COMBINATIONALLOGIC·CHAPTER20数据选择器与数据分配器数据选择器（MUX）从多路输入中选一路输出，数据分配器（DEMUX）将一路输入分配到多路输出之一，两者功能互补。MUX和DEMUX配合使用可实现多通道数据共享单一传输线，是通信系统、数据采集和总线结构中不可或缺的核心器件。数据选择器（多路复用器MUX）MULTIPLEXER01功能原理：n个地址选择端控制从2ⁿ个数据输入端中选择1个送至输出端，实现"多选一"024选1示例：A1A0=00选D0，01选D1，10选D2，11选D3，输出Y=D(A1A0)03典型应用：多路传感器信号共享ADC、数据总线源选择、查找表实现任意逻辑函数数据分配器（多路分配器DEMUX）DEMULTIPLEXER01功能原理：将1路数据输入分配到2ⁿ个输出端中的1个，由n个地址选择端决定目标通道02与译码器关系：本质是带数据输入使能端的译码器，数据信号接使能端，地址接译码输入03典型应用：串行数据解复用为并行、存储器写入时字线选择、通信系统接收端分路APPLICATIONCASES组合逻辑电路应用实例组合逻辑电路广泛存在于实际工程系统中，从汽车安全带报警到智能灌溉控制，都体现了"输入组合决定输出"的核心思想。通过实际案例的设计实践，可以巩固逻辑分析与设计方法的掌握，培养将理论转化为工程方案的能力。汽车安全带报警系统需求定义驾驶员座椅有人（S=1）且安全带未系（B=0）时报警灯亮（Y=1）逻辑表达式Y=S·B̅，仅需一个与门和一个非门即可实现扩展设计加入点火信号和车门状态等多输入条件，逻辑更复杂但仍为组合逻辑Y=S·B̅多路表决器设计需求定义三人投票（A,